KR920003012B1 - 쌍방향 제어정류 반도체장치 - Google Patents

쌍방향 제어정류 반도체장치 Download PDF

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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

쌍방향 제어정류 반도체장치
제1도는 본 발명의 1실시예에 따른 장치의 구성을 나타낸 단면도.
제2도는 본 발명의 다른 실시예에 따른 장치의 구성을 나타낸 단면도.
제3도는 본 발명을 창출해내는 과정에서 고려되는 장치의 구성을 나타낸 단면도.
제4도는 종래의 장치의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1, 20 : N형기판 2, 3, 4, 13, 21, 22 : P형층
5, 6, 7, 14, 23, 24, 25 : N형층 8, 9, 10, 15 : 전극
11, 12 : 배선 16 : 정류소자(다이오드)
G : 게이트단자 Xj : 확산깊이
[산업상의 이용분야]
본 발명은 트라이액과 같은 쌍방향 제어정류 반도체장치에 관한 것으로, 특히 고감도화를 도모할 수 있도록 쌍방향 제어정류 반도체장치의 개량에 관한 것이다.
[종래의 기술 및 그 문제점]
제4도는 쌍방향 제어정류 반도체장치의 일종인 트라이액의 종래의 구성을 나타낸 단면도로서, 참조부 20은 N형 기판이고, 21 및 22는 각각 P형층이며, 23, 24, 25는 N형층이다. 그리고, 단자(T2)가 상기 P형층(21) 및 N형층(23)의 표면에 연속해서 형성된 전극에 접속되어 있고, 게이트전극(G)이 N형층(24) 및 P형층(21)의 표면에 연속해서 형성된 전극에 접속되어 있으며, 단자(T1)가 트라이액 이면의 전체면에 형성된 전극에 접속되어 있다.
이런 트라이액에서는 게이트전극(G)과 그 하부의 P형층(21)에 의해 일반적인 다이리스터의 게이트구조가 형성되어 있고, N형층(23), P형층(21) 및 N형기판(20)으로 이루어진 NPN트린지스터구조와 N형층(24), P형층(21) 및 N형기판(20)으로 이루어진 NPN트랜지스터구조에 의해 리모트게이트구조(remote gate 構造)가 형성되어 있으며, 또한 N형층(24)과 P형층(21)으로 이루어진 접합게이트구조(junction gate 構造)도 형성되어 있다.
일반적으로 상기한 바와 같은 구조로 되어 있는 트라이액에는 턴온되는 모드로서 I, II, III, IV의 4개의 모드가 있는데, 우선, I모드는 상기 일반적인 다이리스터의 게이트구조를 이용하는 것으로, T1단자에 정극성, T2단자에 부극성이 인가되어 있을 때에 게이트단자(G)에 정극성의 트리거신호가 인가됨으로써 턴온되도록 된 모드이고, II모드는 상기 접합게이트구조를 이용하는 모드로서, T1단자에 정극성, T2단자에 부극성의 트리거신호가 인가됨으로써 턴온되도록된 모드이다. 또한, III모드는 상기 리모트게이트구조를 이용하는 모드로서, T1단자에 부극성, T2단자에 정극성이 인가되어 있을때에 게이트단자(G)에 부극성의 트리거신호가 인가됨으로써 턴온되도록 된 모드이며, IV모드는 상기 리모트게이트구조를 이용한 것으로, T1단자에 부극성, T2단자에 정극성이 인가되어 있을 때에 게이트전극(G)에 정극성의 트리거신호가 인가됨으로써 턴온되도록 된 모드이다.
그런데, 종래의 트라이액에서 게이트의 고감도화를 달성하기 위해서는 P형층(21)으로 이루어진 P형 베이스의 표면으로 흐르되 주입전류로서 기여하지 않는 무효전류성분을 줄일 필요가 있는 바, 이에 따라 P형층 표면의 불순물농도를 작게 하는 이 무효전류의 흐름을 저지하기 위해서 P형층(21)에 N형확산층의 벽을 형성하는 등의 수단을 이용해 왔다.
그런데, 어떤 수단을 이용하더라도 게이트감도와 여타주요특성간에 상극관계(相剋關係;trade-off)가 존재하게 된다. 예컨대 게이트감도를 높이면 dv/dt 내량(耐量)이 작아지고 고온특성이 악화되는 등의 문제가 발생한다. 또 트라이액의 동작원리상 N형층(23)으로 이루어진 에미터를 짤막한 구조(shorted 構造)로 만들어야만 하기 때문에, 확산을 조절함으로써 고감도화를 도모하는데는 한계가 있다. 이 때문에 종래의 트라이액에서는 IC(반도체집적회로)의 출력으로 직접 구동시킬 수 있는 정도의 게이트 감도를 갖게끔 제조하는 것이 곤란하다고 하는 결점이 있다.
이와 같이 종래의 쌍방향 제어정류 반도체장치에서는 dv/dt 내량등의 특성을 훼손시키지 않으면서 게이트 감도를 높이는 일이 곤란하다는 결점이 있었다.
[발명의 목적]
이에 본 발명은 상기와 같은 결점을 해소하기 위해 발명된 것으로, dv/dt 내량등의 특성을 훼손시키지 않으면서 게이트감도를 높일 수 있도록 된 쌍방향 제어정류 반도체장치를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위한 본 발명에 따른 쌍방향 제어정류 반도체장치는, 제1도전형 제1도전층과, 이 제1도전층의 한쪽 표면상에 서로 분리되어 형성된 제2도전형 제2, 제3 및 제4도전층, 상기 제2도전층의 표면영역에 형성된 제1도전형 제5도전층, 상기 제3도전층의 표면영역에 형성된 제1도전형 제6도전층, 상기 제4도전층의 표면영역에 형성된 제1도전형 제7도전층, 상기 제1도전층의 다른쪽 표면상에 형성된 제2도전형 제8도전형층, 이 제8도전층의 표면영역에 형성된 제1도전형 제9도전층, 상기 제2, 제5도전층의 표면상을 연속해서 덮도록 설치된 제1전극, 상기 제4, 제6도전층의 표면상에 설치된 제2, 제3전극, 상기 제8, 제9도전층의 표면상을 연속해서 덮도록 설치된 제4전극, 상기 제1전극에 접속된 단자(T2), 상기 제4전극에 접속된 단자(T1), 상기 제2, 제3전극에 접속된 게이트단자, 상기 제2전극과 게이트단자간에 삽입되어 게이트단자로부터 제4도전층으로 유입되는 전류를 순방향으로 흐르게 하는 정류소자, 상기 제2도전층과 제3도전층의 표면을 접속시켜주는 제1배선 및, 상기 제2도전층과 제7도전층의 표면을 접속시켜주는 제2배선으로 구성된다.
[작용]
상기한 바와 같이 구성된 본 발명에 의하면, 게이트단자로부터 제2전극에 정극성의 트리거신호가 인가될 때에는 제7도전층, 제4도전층, 제1도전층 및 제8도전층으로 이루어진 보조다이리스터가 턴온되고, 이때의 턴온전류가 제2배선을 매개해서 상기 주다이리스터에 게이트전류로서 공급되게 된다.
한편, 게이트단자로부터 제3전극에 부극성의 트리거신호가 인가될 때에는 제6도전층, 제3도전층, 제1도전층 및 제8도전층으로 이루어진 보조다이리스터가 턴온된다. 제2전극과 제4도전층의 사이에 설치된 정류소자는 이때의 턴온전류가 제8도전층, 제1도전층 및 제4도전층을 매개해서 게이트단자로 유입되는 것을 방지하기 때문에, 보조다이리스터의 턴온전류가 유용하게 제1배선을 매개해서 제5도전층, 제2도전층, 제1도전층 및 제8도전층으로 이루어진 주다이리스터에 게이트전류로서 공급된다.
그리고 상기 양 보조다이리스터의 제4, 제6도전층에 접속된 제2, 제3전극은 각각 제3, 제7도전층상에는 연속적으로 설치되어 있지 않기 때문에, 양 보조다이리스터의 무효전류성분이 충분히 작아져서 고감도화된다. 이 때문에 특히 I모드, II모드에 의한 동작도 고감도화되게 된다.
[실시예]
이하, 도면을 참조해서 본 발명의 실시예를 상세히 설명한다.
제3도는 본 발명을 창출해내는 과정에서 고려되는 쌍방향 재어정류 반도체장치의 일종인 트라이액의 소자구조를 나타낸 단면도로서, 내압이 600V정도인 소자를 구성하는 경우에 두께 250μm정도에서 비저항이 40Ω·cm정도인 기판을 준비하여 널리 알려진 산화, 불순물확산, 석판인쇄술(lithography technique)등을 이용해서 도시된 바와 같은 5층구조를 얻는다. 즉, N형기판(1)의 한쪽 표면상에는 P형층(2,3,4)이 서로 분리되어 형성되어 있는데, 여기서 이를 P형층의 표면불순물농도가 1∼2×1017/cm2으로 되어 있으며, 확산깊이(Xj)는 40∼50μm로 되어 있다. 또, 상기 P형층(2)의 표면영역에는 짤막한 구조(shorted 構造)의 N형층(5)이, P형층(3)의 표면영역에는 N형층(6)이, P형층(4)의 표면영역에는 N형층(7)이 각각 형성되어 있는데, 여기서 이들 N형층의 표면불순물농도는 102浙/cm2정도로 되어 있으며, 확산깊이(Xj)는 20μm정도 이하로 되어 있다.
상기 N형층(5)의 표면상에는 전극(8)이 설치되어 있고, 이 전극에는 단자(T2)가 접속되어 있다. 또 상기 N형층(6)의 표면상 및 P형층(4)의 표면상에는 각각 전극(9,10)이 설치되어 있고, 이들 전극(9,10)은 게이트단자(G)에 공통으로 접속되어 있다. 더욱이 P형층(3)의 표면과 P형층(2)의 표면은 배선(11)으로 접속되어 있으며, N형층(7)의 표면과 P형층(2)의 표면은 배선(12)으로 접속되어 있다.
상기 N형기판(1)의 다른쪽 표면상에는 P형층(13)이 형성되어 있는데, 이 P형층(13)의 표면불순물농도는 상기한 바와 같이 1~2×1017/cm2으로 되어 있으며, 확산깊이(Xj)는 40~50㎛로 되어 있다. 또, 이 P형층(13)의 표면영역에는 N형층(14)이 형성되어 있는데, 이 N형층(14)의 표면불순물농도는 상기한 바와 같이 1021/cm2으로 되어 있으며, 확산깊이(Xj)는 20μm이하로 되어 있다. 그리고, P형층(13) 및 N형층(14)의 표면상을 덮도록 전극(15)이 설치되어 있고, 이 전극(15)에는 단자(T1)가 접속되어 있다.
여기서, N형층(5), P형층(2), N형기판(1) 및 P형층(13)은 한 방향의 주다이리스터를 구성하고 있으며, N형층(14), P형층(13), N형기판(1) 및 P형층(2)은 다른 방향의 주다이리스터를 구성하고 있다. 더욱이 N형층(7), P형층(4), N형기판(1) 및 P형층(13)은 정극성의 게이트입력에 대한 보조다이리스터를 구성하고 있으며, N형층(6), P형층(3), N형기판(1) 및 P형층(13)은 부극성의 게이트입력에 대한 보조다이리스터를 구성하고 있다.
다음에, 상기한 바와 같은 구성을 갖는 트라이액의 동작을 설명한다.
먼저, I모드(T1이 정극성이고,G는 정극성)의 동작은 일반적인 다이리스터의 동작과 동일한 바, 측 게이트단자(G)에 정극성의 트리거신호가 인가되는 것에 의해 N형층(7)으로부터 P형층(4)으로 캐리어의 주입이 일어나고, 이에 따라 N형층(7), P형층(4), N형기판(1) 및 P형층(13)으로 이루어진 보조다이리스터가 턴온되게 되며, 이때의 턴온전류가 배선(12)를 매개해서 P형층(2)에 게이트전류로서 공급되게 된다. 여기서 상기 보조다이리스터에서는 게이트단자(G)가 P형층(4)의 표면에만 접속되어 있으므로 게이트전류의 무효성분이 대단히 작아지게 된다. 그 다음에 N형층(5)으로부터 P형층(2)으로 전자의 주입이 일어나고, 이에따라 N형층(5), P형층(2), N형기판(1) 및 P형층(13)으로 이루어진 주다이리스터가 턴온되게 된다.
이와 같은 게이트트리거동작은 증폭게이트동작이라고 불리워지는 바, 보조다이리스터가 미소한 게이트전류에 의해 턴온되고 그 턴온전류는 주다이리스터를 충분히 턴온 상태로 할 수 있는 전류도 된다.
II모드(T1이 정극성이고,G가 부극성)의 동작도 일반적인 다이리스터의 동작과 동일한 바, 즉 게이트단자(G)에 부극성의 트리거신호가 인가되는 것에 의해 N형층(6)으로부터 P형층(3)으로 전자의 주입이 일어나고, 이에 따라 N형층(6), P형층(3), N형기판(1) 및 P형층(13)으로 이루어진 보조다이리스터가 턴온되게 된다. 이때의 턴온전류는 먼저 게이트회로에 유입되고 게이트저항에 의해 제한을 받아서 게이트전위가 T2에 대하여 정전위로 된 다음, 배선(11)을 매개해서, P형층(2)에 게이트전류로서 공급되게 된다. 여기서, 상기 보조다이리스터에서는 게이트단자(G)가 전극(9)을 매개해서 N형층(6)의 표면에만 접속되어 있으므로 게이트전류의 무효성분이 대단히 작아지게 된다. 그 다음에 상기한 경우와 마찬가지로 N형층(5)으로부터 P형층(2)으로 전자의 주입이 일어나고, 이에 따라 N형층(5), P형층(2), N형기판(1) 및 P형층(13)으로 이루어진 주다이리스터가 턴온되게 된다. 이와 같은 게이트트리거동작은 접합게이트동작이라고 불리워지는 바, 보조다이리스터가 미소한 게이트전류에 의해 턴온되고 그 턴온전류는 주다이리스터를 충분히 턴온상태로 할 수 있는 전류로 된다.
또, III모드(T1이 부극성이고,G도 부극성)의 경우에는 게이트단자(G)에 부극성의 트리거신호가 인가되는 것에 의해 N형층(6), P형층(3) 및 N형기판(1)으로 이루어진 NPN트랜지스터가 리모트게이트동작을 하게 된다. 이 동작은 먼저 N형층(6)으로부터 P형층(3)으로 주입된 전자가 N형기판(1)에 도달해서 P형층(3)과 N형기판(1)의 접합을 강하게 순바이어스시킴으로써 P형층(3)으로부터 N형기판(1)으로 정공이 주입되게 된다. 이 정공이 P형층(13)에 도달해서 횡방향으로 흐를때에 전압강하가 일어나서 N형층(14)으로부터의 전자의 주입이 시작됨에 따라 P형층(2), N형기판(1), P형층(13) 및 N형층(14)으로 이루어진 주다이리스터가 턴온되게 된다. 이와같은 게이트트리거동작은 리모게이트동작이라고 불리워진다.
그리고 Ⅳ모드(T1이 부극성이고 G가 정극성)의 경우에는 게이트단자(G)에 정극성의 트리거신호가 인가되는 것에 의해 N형층(7), P형층(4) 및 N형기판(1)으로 이루어진 NPN트랜지스터가 리모트게이트동작을 하여, 상기 Ⅲ모드와 마찬가지로 P형층(2), N형기판(1), P형층(13) 및 N형층(14)으로 이루어진 주다이리스터가 턴온되게 된다.
이런 Ⅲ모드가 및 IV모드시에는 I모드, II모드시와 같은 큰 게이트전류가 주다이리스터로 공급되지 않으므로 I모드 II모드시보다는 게이트감도가 떨어지나, 보조다이리스터에서는 게이트전류의 무효성분이 대단히 작아지게 되므로 III모드 및 IV모드시의 게이트감도를 종래의 경우보다 향상시킬 수 있게 된다.
그런데, I모드에 의한 중폭게이트동작에 있어서, 보조다이리스터는 수 μA정도의 게이트전류에 의해 턴온되므로 동작시의 게이트감도를 대단히 높일 수가 있게 된다. 그러나, II모드에 의한 접합게이트동작시 게이트감도는 상기 제4도에 나타낸 바와 같은 종래의 장치에 비하면 향상되었지만 I모드의 중폭게이트동작시의 경우와 비교하면 아직 낮으므로 보조다이리스터는 수 mAwjd도의 게이트전류를 필요로 하게 된다. 이것은 보조다이리스터가 턴온될EO P형층(13)으로부터 N형기판(1)으로 전자의 주입이 일어나서, P형층(4)에 도달하여 PNP트랜지스터로 동작함에 따라 상기 보조다이리스터의 턴온전류의 일부가 부극성의 게이트단자(G)로 흘러 들어가기 때문이다. 이하, 이러한 문제점을 고려한 본 발명의 각 실시예에 설명한다.
제1도는 본 발명에 따른 쌍방향 제어정류 반도체장치를 트라이액에 실시한 경우의 소자구조를 나타낸 단면도로서, 본 실시예에서는 상기 제3도에 나타낸 반도체장치에서 게이트단자(G)와 전극(10)의 사이에 애노우드가 게이트단자(G)측에, 캐소우드가 전극(10)측에 접속된 다이오드(16)가 삽입되어 있다. 이와 같은 구성을 갖게 함으로써 II모드(T1가 정극성이고,G가 부극성)의 게이트감도가 보다 개선되게 된다. 즉, 다이오드(16)는 N형층(6), P형층(3), N형기판(1) 및 P형층(13)으로 이루어진 보조다이리스터가 턴온될 때의 온전류의 일부에 의해 구동되는 P형층(13)과, N형기판(1) 및 P형층(4)으로 이루어진 PNP트랜지스터의 동작에 의한 전류가 게이트회로에 흘러들어가는 것을 저지하는 동작을 한다. 따라서, 상기 턴온전류는 빠짐없이 상기 보조다이리스터를 턴온시키는데 사용된다.
상기 제1도와 같은 구성의 트라이액을 II모드에서 동작시킬 경우의 상세한 동작은 다음과 같다.
먼저, 게이트단자(G)에 부극성의 트리거신호가 인가되면 보조다이리스터의 N형층(6)과 P형층(3)으로 이루어진 PN접합이 순바이어스상태로 되어 전극(8)으로부터 P형층(2) 및 배선(11)을 매개해서 게이트단자(G)로 전류가 흐르게 된다. 그리고, N형층(6), P형층(3) 및 N형기판(1)으로 이루어진 NPN트랜지스터의 전류증폭율(αN)과 P형층(3), N형기판(1) 및 N형기판(1)으로 이루어진 PNP트랜지스터의 전류증폭율(αP)의 합이 N형층(6), P형층(3), N형기판(1) 및 P형층(13)으로 이루어진 보조다이리스터에서 1을 넘으면 이 보조다이리스터가 턴온되어 게이트단자(G)에 접속된 게이트회로(도시되지 않음)로 전류가 흐르게 된다. 이 전류는 게이트회로내에 설치된 도시되지 않은 게이트저항에 의해 제한을 받아 게이트전위가 단자(T1)의 전위에 대하여 정전위로 되면, 이번에는 전류의 방향이 P형층(3)중의 과잉정공을 배출하는 방향으로 된다.
즉, 단자(T1)를 향하여 전류가 흐르기 시작하여 주다이리스터가 턴온되기 시작한다.
이와 같은 구성에 의하면, 상기 실시예의 트라이액에서는 I∼III모드의 게이트감도를 수 μA로 할 수 있게 된다. 일반적으로 IC의 출력전류는 최대 5mA정도이기 때문에 상기 실시예의 트라이액은 IC의 출력전류에 의해 충분히 구동될 수 있게 된다.
더욱이 트라이액에는 전류시(電流時)의 dv/dt에 의해 트리거되는 특유의 모드가 있어 그 내량은 일반적으로 전류(電流) dv/dt라고 불리워진다. 이 모드는 전류시(電流時)의 잔류캐리어의 거동에 기인하고 있지만 상기 실시예의 트라이액은 주다이리스터와 보조다이리스터로 분리되어 있고, 더구나, 주다이리스터와 보조다이리스터를 분리하여 배치하는 것에 따른 상승효과에 의해 이 전류(電流) dv/dt내량의 향상도 도모할 수 있게 된다. 이에 비해 종래의 장치에서는 I∼II모드의 게이트감도가 5mA정도로 설계된다고 하더라도 IV모드의 게이트감도는 이들의 4배인 20mA정도로 되므로 IC의 출력전류로 직접 구동시킬 수 없게 된다.
제2도는 본 발명의 다른 실시예에 따른 트라이액의 소자구조를 나타낸 단면도로서, 이 실시예의 트라이액에서는 상기 보조다이리스터의 P형층(3)과 주다이리스터의 P형층(2)이 일체화되어 있다. 이와 같은 구성에 의하면, P형층(3)과 P형층(2)을 서로 분리시킬 필요가 없게 되기 때문에 소자면적의 축소화를 도모할 수 있게 된다.
한편, 상기 다이오드(16)는 기판(1)상에 다결정실리콘을 퇴적시켜서 구성해도 좋고, 혹은 별개의 부품을 접속해도 좋다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, dv/dt내량등의 특성을 파손시키지 않으면서 게이트감도를 높일 수 있고, 특히 I모드 및 II모드 동작시에 게이트감도를 크게 높일 수 있는 쌍방향 제어정류 반도체장치를 제공할 수 있게 된다.

Claims (2)

  1. 제1도전형 제1도전층(1)과, 이 제1도전층(1)의 한쪽 표면상에 서로 분리되어 형성된 제2도전형의 제2, 제3 및 제4도전층(2,3,4), 상기 제2도전층(2)의 표면영역에 형성된 제1도전형 제5도전층(5), 상기 제3도전층(3)의 표면영역에 형성된 제1도전형 제6도전층(6), 상기 제4도전층(4)의 표면영역에 형성된 제1도전형 제7도전층(7), 상기 제1도전층(1)의 다른쪽 표면상에 형성된 제2도전형 제8도전층(13), 상기 제8도전층(13)이 표면영역에 형성된 제1도전형 제9도전층(14), 상기 제5도전층(5)의 표면상을 연속해서 덮도록 설치된 제1전극(8), 상기 제4, 제6도전층(4,6)의 각의 표면상에 설치된 제2, 제3전극(10,9), 상기 제8, 제9도전층(13,14)의 표면상을 연속해서 덮도록 설치된 제4전극(15), 상기 제1전극(8)에 접속된 단자(T2), 상기 제4전극(15)에 접속된 단자(T1), 상기 제2, 제3전극(10,9)에 접속된 게이트단자(G), 상기 제2전극(10)과 상기 게이트단자(G)간에 삽입되어 게이트단자(G)로부터 제4도전층(4)으로 유입되는 전류를 순방향으로 흐르게 하는 정류소자(16), 상기 제2도전층(2)과 제3도전층(3)의 표면을 접속시켜 주는 제1배선(11) 및, 상기 제2도전층(2)과 제7도전층(7)의 표면을 접속시켜 주는 제2배선(12)을 구비하여 구성된 것을 특징으로 하는 쌍방향 제어정류 반도제장치.
  2. 제1도전형 제1도전층(1)과, 상기 제1도전층(1)의 한쪽 표면상에 서로 분리되어 형성된 제2도전형의 제2, 제3도전층(2,4), 상기 제2도전층(2)의 표면영역에 형성된 제1도전형 제4, 제5도전층(5,6), 상기 제3도전층(4)의 표면영역에 형성된 제1도전형 제6도전층(7), 상기 제1도전층(1)의 다른쪽 표면상에 형성된 제2도전형 제7도전층(13), 이 제7도전층(13)의 표면영역에 형성된 제1도전형 제8도전층(14), 상기 제2, 제4도전층(2,5)의 표면면상을 연속해서 덮도록 설치된 제1전극(8), 상기 제3, 제5도전층(4,6) 각각의 표면상에 설치된 제2, 제3전극(10,9), 상기 제7, 제8도전층(13,14)의 표면상을 연속해서 덮도록 설치된 제4전극(15), 상기 제1전극(8)에 접속된 단자(T2), 상기 제4전극(15)에 접속된 단자(T1), 상기 제2, 제3전극(10,9)에 접속된 게이트단자(G), 상기 제2전극(10)과 상기 게이트단자(G)간에 삽입되어 게이트단자(G)로부터 제3도전층(4)으로 유입되는 전류를 순방향으로 흐르게 하는 정류소자(16) 및, 상기 제2도전층(2)과 제6도전층(7)의 표면을 접속시켜 주는 배선(12)을 구비하여 구성된 것을 특징으로 하는 쌍방향 제어정류 반도체장치.
KR1019890006386A 1988-05-13 1989-05-13 쌍방향 제어정류 반도체장치 KR920003012B1 (ko)

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