JP3046352B2 - 高速ターンオフサイリスタ構造 - Google Patents
高速ターンオフサイリスタ構造Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
-
- H—ELECTRICITY
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
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- H03—ELECTRONIC CIRCUITRY
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/0403—Modifications for accelerating switching in thyristor switches
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Description
【発明の詳細な説明】 技術分野 この発明は、一般にPNPNサイリスタ構造に関し、より
詳しくは、改善された回復時間を持つPNPNサイリスタの
構造に関する。これらの素子は、シリコン制御素子（SC
R）であっても良く、ゲート・ターンオフ・サイリスタ
（GTO−SCR）であっても良い。GTO−SCRは、通常カソー
ドゲートから電流を取り除くことによってターンオフす
るように設計されたPNPNサイリスタである。
詳しくは、改善された回復時間を持つPNPNサイリスタの
構造に関する。これらの素子は、シリコン制御素子（SC
R）であっても良く、ゲート・ターンオフ・サイリスタ
（GTO−SCR）であっても良い。GTO−SCRは、通常カソー
ドゲートから電流を取り除くことによってターンオフす
るように設計されたPNPNサイリスタである。
背景技術 GTO−SCRのターンオフ過程は、しばしば３つの期間、
すなわち蓄積時間、下降時間および末尾時間によって説
明される。蓄積時間は、ターンオフの開始からカソード
電流が低下し始めるまでの期間である。これは、ターン
オフがカソードゲートを用いるGTO動作であることを仮
定している。この時間は、サイリスタ内に蓄積された電
荷量と、いかに速くその電荷が取り除かれるかに依存し
ている。下降時間は、アノード電流が初期値の90％から
10％に低下する期間である。この下降時間は、中間の接
合が逆バイアスになるのを許容するのに十分な蓄積電荷
が取り除かれたときに始まる。一旦、接合が逆バイアス
されると、SCRのインピーダンスは増加して、アノード
電流が低下する結果となる。末尾電流時間は、残ってい
る蓄積電荷が取り除かれる期間である。BJT動作がBJT電
流増幅率に依存して蓄積電荷を元に戻すため、しばし
ば、この時間は引き延ばされる。
すなわち蓄積時間、下降時間および末尾時間によって説
明される。蓄積時間は、ターンオフの開始からカソード
電流が低下し始めるまでの期間である。これは、ターン
オフがカソードゲートを用いるGTO動作であることを仮
定している。この時間は、サイリスタ内に蓄積された電
荷量と、いかに速くその電荷が取り除かれるかに依存し
ている。下降時間は、アノード電流が初期値の90％から
10％に低下する期間である。この下降時間は、中間の接
合が逆バイアスになるのを許容するのに十分な蓄積電荷
が取り除かれたときに始まる。一旦、接合が逆バイアス
されると、SCRのインピーダンスは増加して、アノード
電流が低下する結果となる。末尾電流時間は、残ってい
る蓄積電荷が取り除かれる期間である。BJT動作がBJT電
流増幅率に依存して蓄積電荷を元に戻すため、しばし
ば、この時間は引き延ばされる。
ターンオフ時間は、“オン”動作中に蓄積されている
電荷量を制限することによって低減される。極めて一般
的な２つの技術は、ライフタイム減少と、アノードおよ
び／またはカソード短絡である。ライフタイムは、金の
ような金属をドープスルこと又は高エネルギ粒子を照射
して欠陥をつくることによって減じられる。このこと
は、電子と正孔がより容易に再結合することを許容し
て、常に自由キャリアの数を減少させる。また、アノー
ドまたはカソード短絡は、アノードまたはカソードの注
入効率を低減することによって、与えられた熱電流に関
する自由キャリアの数を減少させる。例えばアノード短
絡に関しては、アノードゲート領域内にアノード端子に
オーミックまたは電気的に接続された領域がある。これ
は、“短絡”または“シャント”である。Ｎ＋カソード
によって注入された電子のいくらかは、アノード／アノ
ードゲート接合を横切る代わりに、このシャント領域を
通って直接にアノードコンタクトに達する。これは、ア
ノード／アノードゲート接合に対する順バイアスを減少
させ、代わりにＰ＋アノードによって注入される正孔を
減少させる。
電荷量を制限することによって低減される。極めて一般
的な２つの技術は、ライフタイム減少と、アノードおよ
び／またはカソード短絡である。ライフタイムは、金の
ような金属をドープスルこと又は高エネルギ粒子を照射
して欠陥をつくることによって減じられる。このこと
は、電子と正孔がより容易に再結合することを許容し
て、常に自由キャリアの数を減少させる。また、アノー
ドまたはカソード短絡は、アノードまたはカソードの注
入効率を低減することによって、与えられた熱電流に関
する自由キャリアの数を減少させる。例えばアノード短
絡に関しては、アノードゲート領域内にアノード端子に
オーミックまたは電気的に接続された領域がある。これ
は、“短絡”または“シャント”である。Ｎ＋カソード
によって注入された電子のいくらかは、アノード／アノ
ードゲート接合を横切る代わりに、このシャント領域を
通って直接にアノードコンタクトに達する。これは、ア
ノード／アノードゲート接合に対する順バイアスを減少
させ、代わりにＰ＋アノードによって注入される正孔を
減少させる。
これらの技術の両方とも、いくらかの欠点を持ってい
る。それらは、高電流密度よりも低電流密度で影響が大
きい。活性金属または欠陥の密度は、材料および工程に
考慮を払って制限される。1E17以上のキャリア密度では
オージェ（Auger）再結合が支配的であり、したがっ
て、高電流密度でのピーク濃度は、ライフタイム減少が
全くないのと同じである。しかしながら、ライフタイム
減少は、ターンオンゲート駆動要求量を増加させるとと
もに、“オフ”状態のリーク電流を増加させる。
る。それらは、高電流密度よりも低電流密度で影響が大
きい。活性金属または欠陥の密度は、材料および工程に
考慮を払って制限される。1E17以上のキャリア密度では
オージェ（Auger）再結合が支配的であり、したがっ
て、高電流密度でのピーク濃度は、ライフタイム減少が
全くないのと同じである。しかしながら、ライフタイム
減少は、ターンオンゲート駆動要求量を増加させるとと
もに、“オフ”状態のリーク電流を増加させる。
同様に、アノード／カソード短絡は、接合電流に対し
て接合電圧が対数的に上昇することから、電流密度が高
くなると効果が少なくなる。抵抗を持つシャントを通し
て流れる電流は、接合を横切る電圧に比例する。それ
故、接合電流に対するシャント電流の比は、全アノード
端子電流が増加するにつれて落ちる。ゲート駆動が上記
シャント電流を供給しなければならないため、このこと
は素子がターンオンするのを困難にする。相当の高電流
では、上記シャント電流の比率はあまりに小さいため、
差を生ずることができない。
て接合電圧が対数的に上昇することから、電流密度が高
くなると効果が少なくなる。抵抗を持つシャントを通し
て流れる電流は、接合を横切る電圧に比例する。それ
故、接合電流に対するシャント電流の比は、全アノード
端子電流が増加するにつれて落ちる。ゲート駆動が上記
シャント電流を供給しなければならないため、このこと
は素子がターンオンするのを困難にする。相当の高電流
では、上記シャント電流の比率はあまりに小さいため、
差を生ずることができない。
SCRの接合面積を減じ、かつ、電流を分割するため
の、カソード端子に接続されたPNPの付加的コレクタを
持つSCRが、1979年４月14日付けの日本国特許出願54−4
7491に記載されている。
の、カソード端子に接続されたPNPの付加的コレクタを
持つSCRが、1979年４月14日付けの日本国特許出願54−4
7491に記載されている。
そこで、この発明の目的は、高電流密度で高速ターン
オフ効果を持つサイリスタ構造を提供することにある。
オフ効果を持つサイリスタ構造を提供することにある。
この発明の別の目的は、ターンオン駆動要求量を増大
させることがない高速ターンオフサイリスタ構造を提供
することにある。
させることがない高速ターンオフサイリスタ構造を提供
することにある。
発明の開示 これらおよび他の目的は、カソードゲート領域内に、
サイリスタスイッチがオンしているのに応じてアノード
ゲート領域の周りのキャリアをシャントするための、ア
ノード端子に電気的に接続された第１の活性シャント領
域を設けるとともに、アノードゲート領域内に、サイリ
スタスイッチがオンしているのに応じてカソードゲート
領域の周りのキャリアをシャントするための、カソード
端子に電気的に接続された第２の活性シャント領域を設
けることによって達成される。これらの活性シャント
は、主サイリスタがオフしているときはオフであり、こ
の結果、それらはターンオンゲート電流を増加させない
し、オフ状態のリークの質を落とさない。
サイリスタスイッチがオンしているのに応じてアノード
ゲート領域の周りのキャリアをシャントするための、ア
ノード端子に電気的に接続された第１の活性シャント領
域を設けるとともに、アノードゲート領域内に、サイリ
スタスイッチがオンしているのに応じてカソードゲート
領域の周りのキャリアをシャントするための、カソード
端子に電気的に接続された第２の活性シャント領域を設
けることによって達成される。これらの活性シャント
は、主サイリスタがオフしているときはオフであり、こ
の結果、それらはターンオンゲート電流を増加させない
し、オフ状態のリークの質を落とさない。
上記活性シャントは、自由キャリア濃度が増加するに
つれてより多くの電流を通す。これは、ピークキャリア
濃度を制限する傾向を持つ。どんな印加アノード／カソ
ード端子電流に対しても、自由キャリア濃度は、もし活
性シャントが存在しなければ実現しないであろうレベル
以下に減じられる。このことは、全蓄積電荷を減じ、タ
ーンオフ時間を低減させる。抵抗シャントまたはライフ
タイム減少を採用している以前の素子と異なり、この改
良サイリスタは端子電流が増加するにつれて高速にな
る。アノードまたはカソード面積に対する活性シャント
の面積の比は、ピーク濃度値を制御するために調整さ
れ、サイリスタに自己電流制限を起こさせることもあ
る。
つれてより多くの電流を通す。これは、ピークキャリア
濃度を制限する傾向を持つ。どんな印加アノード／カソ
ード端子電流に対しても、自由キャリア濃度は、もし活
性シャントが存在しなければ実現しないであろうレベル
以下に減じられる。このことは、全蓄積電荷を減じ、タ
ーンオフ時間を低減させる。抵抗シャントまたはライフ
タイム減少を採用している以前の素子と異なり、この改
良サイリスタは端子電流が増加するにつれて高速にな
る。アノードまたはカソード面積に対する活性シャント
の面積の比は、ピーク濃度値を制御するために調整さ
れ、サイリスタに自己電流制限を起こさせることもあ
る。
上記シャントは、サイリスタがターンオンするまで非
活性であり、サイリスタがターンオフした後まで活性の
まま留まる活性領域である。アノードゲートコンタクト
領域は、アノードゲート領域の活性シャント部分に対し
てよりも、アノードゲート領域の活性アノードゲート部
分に対して接近している。同様に、カソードゲートコン
タクトは、カソードゲート領域の活性シャント部分に対
してよりも、カソードゲート領域の活性カソードゲート
部分に対して接近している。サイリスタについて２トラ
ンジスタモデルを用いると、第１のPNPトランジスタ
は、第１のNPNトランジスタのコレクタとベースにそれ
ぞれ接続されたベースとコレクタを有している。第１の
PNPのエミッタがアノードであり、第１のPNPのベースが
アノードゲートであり、第１のNPNのベースがカソード
ゲートであり、第１のNPNのエミッタがカソードであ
る。第１のシャントは、第１のPNPトランジスタのエミ
ッタ、コレクタおよびベースにそれぞれコレクタ、ベー
スおよびエミッタが接続された第２のNPNである。第２
のシャントは、第１のNPNトランジスタのエミッタ、コ
レクタおよびベースにそれぞれコレクタ、ベースおよび
エミッタが接続された第２のPNPである。
活性であり、サイリスタがターンオフした後まで活性の
まま留まる活性領域である。アノードゲートコンタクト
領域は、アノードゲート領域の活性シャント部分に対し
てよりも、アノードゲート領域の活性アノードゲート部
分に対して接近している。同様に、カソードゲートコン
タクトは、カソードゲート領域の活性シャント部分に対
してよりも、カソードゲート領域の活性カソードゲート
部分に対して接近している。サイリスタについて２トラ
ンジスタモデルを用いると、第１のPNPトランジスタ
は、第１のNPNトランジスタのコレクタとベースにそれ
ぞれ接続されたベースとコレクタを有している。第１の
PNPのエミッタがアノードであり、第１のPNPのベースが
アノードゲートであり、第１のNPNのベースがカソード
ゲートであり、第１のNPNのエミッタがカソードであ
る。第１のシャントは、第１のPNPトランジスタのエミ
ッタ、コレクタおよびベースにそれぞれコレクタ、ベー
スおよびエミッタが接続された第２のNPNである。第２
のシャントは、第１のNPNトランジスタのエミッタ、コ
レクタおよびベースにそれぞれコレクタ、ベースおよび
エミッタが接続された第２のPNPである。
一つの好ましい実施例では、第１のNPNおよびPNPトラ
ンジスタは縦型トランジスタであり、第２のNPNおよびP
NPトランジスタは横型トランジスタである。この実施例
では、第１のNPNのベースが第２のPNPのエミッタと共通
領域になっており、第１のNPNのコレクタが第２のPNPの
ベースと共通領域になっている。第１のPNPのベースが
第２のNPNのエミッタと共通領域になっており、最後
に、第１のPNPのコレクタが第２のNPNのベースと共通領
域になっている。第１のPNPのコレクタ領域は第１のNPN
のベース領域と境界を有しており、第１のNPNのコレク
タ領域は第１のPNPのベース領域と境界を有している。
また、第１のNPNのベースは第２のNPNのベースと第１の
共通領域になっており、第１のPNPのベースはPNPのベー
スと第２の共通領域になっている。この４トランジスタ
アナロジを用いたとき、アノードゲートのコンタクト領
域は、第２の共通領域の第２のPNPの活性ベース部分に
対してよりも、第２の共通領域の第２のPNPの活性ベー
ス部分に対して接近している。また、カソードゲートコ
ンタクト領域は、第１の共通領域の第２のNPNの活性ベ
ース部分に対してよりも第１の共通領域の第１のNPNの
活性ベース部分に対して接近している。
ンジスタは縦型トランジスタであり、第２のNPNおよびP
NPトランジスタは横型トランジスタである。この実施例
では、第１のNPNのベースが第２のPNPのエミッタと共通
領域になっており、第１のNPNのコレクタが第２のPNPの
ベースと共通領域になっている。第１のPNPのベースが
第２のNPNのエミッタと共通領域になっており、最後
に、第１のPNPのコレクタが第２のNPNのベースと共通領
域になっている。第１のPNPのコレクタ領域は第１のNPN
のベース領域と境界を有しており、第１のNPNのコレク
タ領域は第１のPNPのベース領域と境界を有している。
また、第１のNPNのベースは第２のNPNのベースと第１の
共通領域になっており、第１のPNPのベースはPNPのベー
スと第２の共通領域になっている。この４トランジスタ
アナロジを用いたとき、アノードゲートのコンタクト領
域は、第２の共通領域の第２のPNPの活性ベース部分に
対してよりも、第２の共通領域の第２のPNPの活性ベー
ス部分に対して接近している。また、カソードゲートコ
ンタクト領域は、第１の共通領域の第２のNPNの活性ベ
ース部分に対してよりも第１の共通領域の第１のNPNの
活性ベース部分に対して接近している。
この発明の他の目的、利点および新規な特長は、添付
図面とともに考察されたとき、次の詳細な説明から明ら
かになるであろう。
図面とともに考察されたとき、次の詳細な説明から明ら
かになるであろう。
図面の簡単な説明 図１は従来のサイリスタの概略図である。
図２はこの発明の原理を組み入れた改良サイリスタの
概略図である。
概略図である。
図３は従来のサイリスタの断面図である。
図４はこの発明の原理を組み入れた第１実施例のサイ
リスタの断面図である。
リスタの断面図である。
図５はこの発明の原理を組み入れた第２実施例のサイ
リスタの断面図である。
リスタの断面図である。
図６は図５のサイリスタ構造の平面図である。
図７はこの発明の原理を組み入れた第３実施例のサイ
リスタの平面図である。
リスタの平面図である。
図８は、図６のサイリスタに対して比較できる結果を
得るために使用されたサイリスタの平面図である。
得るために使用されたサイリスタの平面図である。
図９は、容量性負荷対カソードゲート・ターンオフ時
間について、図６と図８のサイリスタを比較するグラフ
である。
間について、図６と図８のサイリスタを比較するグラフ
である。
図10は、出力電流対カソードゲート・ターンオフ時間
について、図６と図８のサイリスタを比較するグラフで
ある。
について、図６と図８のサイリスタを比較するグラフで
ある。
発明を実施するための最良モード 図１に示すように、PNPNサイリスタは一般に、適宜に
接続されたNPNおよびPNPトランジスタの対としてモデル
化される。トランジスタQ1は、エミッタ11、ベース13お
よびコレクタ15を有している。トランジスタQ2は、エミ
ッタ12、ベース14およびコレクタ16を有している。Q1の
コレクタ15は、Q2のベース14に接続されている。Q2のコ
レクタ16はQ1のベース13に接続されている。コンタクト
24とエミッタ12とがアノードを形成し、ベース14がQ2の
コンタクト18とともにアノードゲートを形成し、ベース
13がQ1のコンタクト17とともにカソードゲートを形成
し、Q1のエミッタ11がカソードを形成している。
接続されたNPNおよびPNPトランジスタの対としてモデル
化される。トランジスタQ1は、エミッタ11、ベース13お
よびコレクタ15を有している。トランジスタQ2は、エミ
ッタ12、ベース14およびコレクタ16を有している。Q1の
コレクタ15は、Q2のベース14に接続されている。Q2のコ
レクタ16はQ1のベース13に接続されている。コンタクト
24とエミッタ12とがアノードを形成し、ベース14がQ2の
コンタクト18とともにアノードゲートを形成し、ベース
13がQ1のコンタクト17とともにカソードゲートを形成
し、Q1のエミッタ11がカソードを形成している。
図３に示すように、Ｐアノード領域12に隣接するＰ領
域13の側部16は、Q2の活性コレクタ領域を形成してい
る。Q1は縦型NPNトランジスタであり、Ｎコレクタ15内
に形成されたＰベース13内に形成されたＮ＋エミッタを
有する。トランジスタQ2は横型PNPであり、Ｐ領域13の
部分16がコレクタを形成し、Ｎ領域15の領域14がベース
を形成し、領域12がエミッタを形成している。領域13内
のＰ＋領域17がカソードゲート用のコンタクト領域を形
成し、また、領域12内のＰ＋領域24がアノードコンタク
ト用のコンタクト領域を形成している。15内のＮ＋領域
18はアノードゲート用のコンタクト領域を形成してい
る。アノードゲート用のＮ＋コンタクト領域18は、図示
のように領域14内にあっても良いし、基板のどの部分に
あっても良いことが着目されるべきである。
域13の側部16は、Q2の活性コレクタ領域を形成してい
る。Q1は縦型NPNトランジスタであり、Ｎコレクタ15内
に形成されたＰベース13内に形成されたＮ＋エミッタを
有する。トランジスタQ2は横型PNPであり、Ｐ領域13の
部分16がコレクタを形成し、Ｎ領域15の領域14がベース
を形成し、領域12がエミッタを形成している。領域13内
のＰ＋領域17がカソードゲート用のコンタクト領域を形
成し、また、領域12内のＰ＋領域24がアノードコンタク
ト用のコンタクト領域を形成している。15内のＮ＋領域
18はアノードゲート用のコンタクト領域を形成してい
る。アノードゲート用のＮ＋コンタクト領域18は、図示
のように領域14内にあっても良いし、基板のどの部分に
あっても良いことが着目されるべきである。
先に議論したように、抵抗アノードシャントは、Ｎア
ノードゲート領域15内のＮ＋領域であり、アノード端子
Ａに外部で電気的に接続される。同様に、抵抗カソード
シャントは、Ｐカソードゲート領域13であり、カソード
端子Ｃに電気的に接続される。
ノードゲート領域15内のＮ＋領域であり、アノード端子
Ａに外部で電気的に接続される。同様に、抵抗カソード
シャントは、Ｐカソードゲート領域13であり、カソード
端子Ｃに電気的に接続される。
図２に示すように、今回の設計は、抵抗シャントに代
えて、カソードゲートの周りのキャリアをカソード端子
に分流し、アノードゲートの周りのキャリアをアノード
端子に分流する活性シャントを提供する。これらのシャ
ントはトランジスタQ3およびQ4として図示されている。
図１および図３のトランジスタの各部や半導体領域と同
一機能の部分は、図２および図４において同一番号が付
されている。トランジスタQ3は、Q2のエミッタ12に電気
的に接続されたコレクタ20,22を有しており、コレクタ2
0,22はアノード端子Ａの箇所にコンタクト領域24を有し
ている。トランジスタQ3のベース26は、Q2のコレクタ16
およびQ1のベース13と接続されている。Q3のエミッタ28
は、Q2のベース14およびQ1のコレクタ15と接続されてい
る。同様に、Q4のコレクタ19は、コンタクト領域21を介
して、カソード端子の箇所でQ1のエミッタ11に接続され
ている。Q4のベース23は、Q1のコレクタ15およびQ2のベ
ース14と接続されている。Q4のエミッタ25は、Q1のベー
ス13およびQ2のコレクタ16と接続されている。
えて、カソードゲートの周りのキャリアをカソード端子
に分流し、アノードゲートの周りのキャリアをアノード
端子に分流する活性シャントを提供する。これらのシャ
ントはトランジスタQ3およびQ4として図示されている。
図１および図３のトランジスタの各部や半導体領域と同
一機能の部分は、図２および図４において同一番号が付
されている。トランジスタQ3は、Q2のエミッタ12に電気
的に接続されたコレクタ20,22を有しており、コレクタ2
0,22はアノード端子Ａの箇所にコンタクト領域24を有し
ている。トランジスタQ3のベース26は、Q2のコレクタ16
およびQ1のベース13と接続されている。Q3のエミッタ28
は、Q2のベース14およびQ1のコレクタ15と接続されてい
る。同様に、Q4のコレクタ19は、コンタクト領域21を介
して、カソード端子の箇所でQ1のエミッタ11に接続され
ている。Q4のベース23は、Q1のコレクタ15およびQ2のベ
ース14と接続されている。Q4のエミッタ25は、Q1のベー
ス13およびQ2のコレクタ16と接続されている。
図３と図４とを比較すると、Ｎ＋シャント領域20,22
はトランジスタQ2の横端または活性コレクタ部分16に位
置している。この結果、Ｎ＋コレクタ20,22と、Ｐ領域1
3の端部16をなすＰベース領域26と、アノードゲートコ
ンタクトであるベースコンタクトＮ＋18を持つQ2のベー
ス領域14からなるエミッタ領域28とを有する横型NPNト
ランジスタQ3を形成している。コンタクト領域21を持つ
Ｐシャント領域19は、トランジスタQ1のＰベース領域13
の端部25に隣接してＮコレクタ領域15内に形成されてい
る。トランジスタQ4は、横型トランジスタであり、コレ
クタ領域19およびコレクタコンタクト21と、Q1のＮコレ
クタ領域15からなるベース部分23と、Q1のＰベース領域
13の横端であるＰ型エミッタ領域25を有している。カソ
ードゲートＰ＋領域17は、端部25に隣接して接続されて
いる。カソードの外部の電気的接続は、Q1のエミッタ領
域11と、Q4のコレクタコンタクト領域21とに接続されて
いる。同様に、アノードは、Q2のエミッタコンタクト領
域24と、Q3のコレクタ領域20,22に接続されている。
はトランジスタQ2の横端または活性コレクタ部分16に位
置している。この結果、Ｎ＋コレクタ20,22と、Ｐ領域1
3の端部16をなすＰベース領域26と、アノードゲートコ
ンタクトであるベースコンタクトＮ＋18を持つQ2のベー
ス領域14からなるエミッタ領域28とを有する横型NPNト
ランジスタQ3を形成している。コンタクト領域21を持つ
Ｐシャント領域19は、トランジスタQ1のＰベース領域13
の端部25に隣接してＮコレクタ領域15内に形成されてい
る。トランジスタQ4は、横型トランジスタであり、コレ
クタ領域19およびコレクタコンタクト21と、Q1のＮコレ
クタ領域15からなるベース部分23と、Q1のＰベース領域
13の横端であるＰ型エミッタ領域25を有している。カソ
ードゲートＰ＋領域17は、端部25に隣接して接続されて
いる。カソードの外部の電気的接続は、Q1のエミッタ領
域11と、Q4のコレクタコンタクト領域21とに接続されて
いる。同様に、アノードは、Q2のエミッタコンタクト領
域24と、Q3のコレクタ領域20,22に接続されている。
図２および図４の素子の動作は、オフ状態にあるサイ
リスタを考慮して始まる。トランジスタQ1およびQ2は、
ベース電流源がないのでオフしている。トランジスタQ3
およびQ4は、それらのエミッタベース接合が逆バイアス
されているのでオフしている。上記サイリスタのターン
オンはカソードゲートまたはQ1のベース13に電流を注入
することによって達成される。または、上記サイリスタ
は、アノードゲートまたはQ2のベース14から電流を取り
出すことによってもターンオンされる。トランジスタQ1
はQ2用のベース駆動を供給し、逆にそれ故、アノードゲ
ートがカソードゲートのどちらかを活性化することはト
ランジスタQ1とQ2の両方をターンオンさせる。
リスタを考慮して始まる。トランジスタQ1およびQ2は、
ベース電流源がないのでオフしている。トランジスタQ3
およびQ4は、それらのエミッタベース接合が逆バイアス
されているのでオフしている。上記サイリスタのターン
オンはカソードゲートまたはQ1のベース13に電流を注入
することによって達成される。または、上記サイリスタ
は、アノードゲートまたはQ2のベース14から電流を取り
出すことによってもターンオンされる。トランジスタQ1
はQ2用のベース駆動を供給し、逆にそれ故、アノードゲ
ートがカソードゲートのどちらかを活性化することはト
ランジスタQ1とQ2の両方をターンオンさせる。
トランジスタQ3およびQ4は、Q1およびQ2のベースコレ
クタ接合13/15および14/16が順バイアスまたは飽和に至
るまでオフのままである。Q2のアノードまたはエミッタ
12によつて注入された正孔のいくらかは、Q1のエミッタ
11とベース13を経由してカソード端子に流れる代わり
に、Ｐ領域13の領域25から正孔を取り除くのと同様に、
Ｎ領域15を経由しコレクタ19を経由してQ4を通してカソ
ード端子に達する。このことは、Q1のベース電流を減
じ、Q1のカソードまたはエミッタ領域11によって注入さ
れる電子の率を減らす。同様に、Q1のカソードまたはエ
ミッタ11によつて注入された電子のいくらかは、Ｐベー
ス領域13を通してベース領域13内のQ1を通過してコレク
タ15へ達する代わりに、Q3を通してＮ＋コレクタ20,2
2、アノード端子に達する。同様に、電子は、Q2のベー
ス14内にあるQ3のベース28から取り出される。このこと
は、Q2のベース駆動のベース電流を減じ、Q2のアノード
またはエミッタ12の正孔注入の率を減らす。
クタ接合13/15および14/16が順バイアスまたは飽和に至
るまでオフのままである。Q2のアノードまたはエミッタ
12によつて注入された正孔のいくらかは、Q1のエミッタ
11とベース13を経由してカソード端子に流れる代わり
に、Ｐ領域13の領域25から正孔を取り除くのと同様に、
Ｎ領域15を経由しコレクタ19を経由してQ4を通してカソ
ード端子に達する。このことは、Q1のベース電流を減
じ、Q1のカソードまたはエミッタ領域11によって注入さ
れる電子の率を減らす。同様に、Q1のカソードまたはエ
ミッタ11によつて注入された電子のいくらかは、Ｐベー
ス領域13を通してベース領域13内のQ1を通過してコレク
タ15へ達する代わりに、Q3を通してＮ＋コレクタ20,2
2、アノード端子に達する。同様に、電子は、Q2のベー
ス14内にあるQ3のベース28から取り出される。このこと
は、Q2のベース駆動のベース電流を減じ、Q2のアノード
またはエミッタ12の正孔注入の率を減らす。
この場合、Q2のＮ領域ベース14と、Q1のコレクタ15
と、Q1のＰ領域ベース13,16と、Q2のコレクタとにおけ
る正孔と電子の濃度は、活性シャントQ3およびQ4が存在
しない場合に得られるレベル以下となっている。上記活
性シャントQ3およびQ4は、これらの活性シャントなしに
得られるレベルよりも十分低く蓄積電荷を制限する。Q1
とQ2のＮおよびＰベース並びにコレクタ領域13,16,15,1
4は、キャリア濃度が均一でない程十分に広範囲に広が
っている。このことは、ターンオフ中に特に当てはま
る。Q1およびQ2の活性ベース−エミッタ接合11/13およ
び12/14近傍の過剰キャリア密度がすべて再分布する以
前に、コレクタ−ベース領域の間の金属接合の箇所に空
乏が生じ得る。過剰電荷の再分布を許容するために、Q3
およびQ4は、Q1およびQ2がターンオフした後、カソード
およびアノード近傍の過剰電荷が取り除かれるまでオン
のままとなるように構成されている。このことは、アノ
ードゲート15,14,23内のＮ＋アノードゲートコンタクト
領域18を、Q4の活性シャント領域またはベース領域23よ
りもQ2の活性ベース領域14に近づけて配置することによ
って達成される。このとき、過剰電荷、すなわち正孔
は、アノードゲート18に集められ、トランジスタQ2が最
初に空乏領域でターンオフされ、最後に広がって、Q4の
ベース領域23から電荷が取り除かれる。なお、ベース領
域23における空乏化は、領域15の残留物に比して、結果
として生じている静電シールドによって遅延される。し
たがって、Q4は、ベース23に蓄積された過剰電荷のせい
で、Q2よりも長くオンのままでいる。同様に、カソード
ゲート13内のＰ＋カソードゲートコンタクト領域17は、
トランジスタQ3の活性ゲート領域26に対してよりも、Ｎ
＋エミッタ11とＮコレクタ15との間の活性ゲート領域13
に対して接近している。したがって、Ｐ＋領域17によっ
て集められた過剰電荷または正孔は、まずQ3のベースが
Q1をオフさせる以前に、その領域またはQ1のベースを空
乏化する。
と、Q1のＰ領域ベース13,16と、Q2のコレクタとにおけ
る正孔と電子の濃度は、活性シャントQ3およびQ4が存在
しない場合に得られるレベル以下となっている。上記活
性シャントQ3およびQ4は、これらの活性シャントなしに
得られるレベルよりも十分低く蓄積電荷を制限する。Q1
とQ2のＮおよびＰベース並びにコレクタ領域13,16,15,1
4は、キャリア濃度が均一でない程十分に広範囲に広が
っている。このことは、ターンオフ中に特に当てはま
る。Q1およびQ2の活性ベース−エミッタ接合11/13およ
び12/14近傍の過剰キャリア密度がすべて再分布する以
前に、コレクタ−ベース領域の間の金属接合の箇所に空
乏が生じ得る。過剰電荷の再分布を許容するために、Q3
およびQ4は、Q1およびQ2がターンオフした後、カソード
およびアノード近傍の過剰電荷が取り除かれるまでオン
のままとなるように構成されている。このことは、アノ
ードゲート15,14,23内のＮ＋アノードゲートコンタクト
領域18を、Q4の活性シャント領域またはベース領域23よ
りもQ2の活性ベース領域14に近づけて配置することによ
って達成される。このとき、過剰電荷、すなわち正孔
は、アノードゲート18に集められ、トランジスタQ2が最
初に空乏領域でターンオフされ、最後に広がって、Q4の
ベース領域23から電荷が取り除かれる。なお、ベース領
域23における空乏化は、領域15の残留物に比して、結果
として生じている静電シールドによって遅延される。し
たがって、Q4は、ベース23に蓄積された過剰電荷のせい
で、Q2よりも長くオンのままでいる。同様に、カソード
ゲート13内のＰ＋カソードゲートコンタクト領域17は、
トランジスタQ3の活性ゲート領域26に対してよりも、Ｎ
＋エミッタ11とＮコレクタ15との間の活性ゲート領域13
に対して接近している。したがって、Ｐ＋領域17によっ
て集められた過剰電荷または正孔は、まずQ3のベースが
Q1をオフさせる以前に、その領域またはQ1のベースを空
乏化する。
図５および図６は概略構成図２の好ましい実施例を示
しており、ここでは、トランジスタQ1およびQ2は縦型ト
ランジスタ、トランジスタQ3およびQ4は横型トランジス
タである。図４におけるのと同様の機能を持つ部分は、
同じ10の位と１の位の数字を有している。トランジスタ
Q1は、コレクタ115内のベース113内にエミッタ111を有
している。トランジスタQ2は、コレクタ116内のベース1
14内にエミッタ112を有している。トランジスタQ3は、
エミッタ114,128、ベース126およびコレクタコンタクト
122を持つコレクタ120を有している。トランジスタQ4
は、エミッタ113,125、ベース123およびコレクタコンタ
クト121を持つコレクタ119を有している。Q1のＮコレク
タ領域115はQ2のＮベース領域114に接続され、また、Q2
のＰコレクタ領域116はQ1のベース領域113に接続されて
いる。
しており、ここでは、トランジスタQ1およびQ2は縦型ト
ランジスタ、トランジスタQ3およびQ4は横型トランジス
タである。図４におけるのと同様の機能を持つ部分は、
同じ10の位と１の位の数字を有している。トランジスタ
Q1は、コレクタ115内のベース113内にエミッタ111を有
している。トランジスタQ2は、コレクタ116内のベース1
14内にエミッタ112を有している。トランジスタQ3は、
エミッタ114,128、ベース126およびコレクタコンタクト
122を持つコレクタ120を有している。トランジスタQ4
は、エミッタ113,125、ベース123およびコレクタコンタ
クト121を持つコレクタ119を有している。Q1のＮコレク
タ領域115はQ2のＮベース領域114に接続され、また、Q2
のＰコレクタ領域116はQ1のベース領域113に接続されて
いる。
図５および図６の動作は図４の動作と同一であり、低
不純物濃度領域115および116の過剰電荷は、まずトラン
ジスタQ1およびQ2のコレクタ領域115,116から取り除か
れ、続いてトランジスタQ4およびQ3のベース領域123,12
6からそれぞれ取り除かれる。したがって、空乏領域
は、Q1およびQ2をまずターンオフし、続いてQ3およびQ4
をターンオフする。このことは、アノードおよびカソー
ド近傍の過剰電荷が取り除かれるのを許容する。アノー
ドゲートコンタクト領域118は、Q4の活性ゲート領域123
に対してよりも、トランジスタQ2の活性ゲート領域に対
して接近している。同様に、カソードゲートコンタクト
領域117は、Q3の活性ゲート領域126に対してよりも、Q1
の活性ゲート領域113に対して接近している。
不純物濃度領域115および116の過剰電荷は、まずトラン
ジスタQ1およびQ2のコレクタ領域115,116から取り除か
れ、続いてトランジスタQ4およびQ3のベース領域123,12
6からそれぞれ取り除かれる。したがって、空乏領域
は、Q1およびQ2をまずターンオフし、続いてQ3およびQ4
をターンオフする。このことは、アノードおよびカソー
ド近傍の過剰電荷が取り除かれるのを許容する。アノー
ドゲートコンタクト領域118は、Q4の活性ゲート領域123
に対してよりも、トランジスタQ2の活性ゲート領域に対
して接近している。同様に、カソードゲートコンタクト
領域117は、Q3の活性ゲート領域126に対してよりも、Q1
の活性ゲート領域113に対して接近している。
図５におけるQ1のベース113とQ2のコレクタ116とは、
図４における同一の拡散領域である13および16と区別さ
れ、同一の導電型Ｐを持ち、基板を通して互いに接続さ
れていることが着目されるべきである。したがって、そ
れらがたとえ異なる不純物濃度を持っていても、集積回
路に関してはそれらは共通であると考えられる。同様
に、Q1のＮコレクタ領域115とQ2のＮベース領域114と
は、互いに接続され、同一の導電型を持っており、集積
回路に関しては共通であると考えられ、それらは異なる
不純物濃度を持っている。
図４における同一の拡散領域である13および16と区別さ
れ、同一の導電型Ｐを持ち、基板を通して互いに接続さ
れていることが着目されるべきである。したがって、そ
れらがたとえ異なる不純物濃度を持っていても、集積回
路に関してはそれらは共通であると考えられる。同様
に、Q1のＮコレクタ領域115とQ2のＮベース領域114と
は、互いに接続され、同一の導電型を持っており、集積
回路に関しては共通であると考えられ、それらは異なる
不純物濃度を持っている。
図７は図５および図６の変形または単純化版であり、
同一機能の領域は同一の参照数字を有している。図７か
らより明らかなように、Q1のベースおよびエミッタ領域
はQ2のコレクタ領域116内に延び、Q2のベースおよびエ
ミッタ領域はQ2のコレクタ115内に延びている。このこ
とは、ジョン・プレンティス（John Prentice）と共同
譲受人に対する米国特許4,979,011で述べられているよ
うに、高速ターンオンを可能にする。直接ターンオンだ
けのために作られた素子が図８に示されており、図６の
素子と比較するために使用された。
同一機能の領域は同一の参照数字を有している。図７か
らより明らかなように、Q1のベースおよびエミッタ領域
はQ2のコレクタ領域116内に延び、Q2のベースおよびエ
ミッタ領域はQ2のコレクタ115内に延びている。このこ
とは、ジョン・プレンティス（John Prentice）と共同
譲受人に対する米国特許4,979,011で述べられているよ
うに、高速ターンオンを可能にする。直接ターンオンだ
けのために作られた素子が図８に示されており、図６の
素子と比較するために使用された。
図６および図８の素子が容量性負荷を駆動して比較さ
れた。20ナノ・ファラッドのキャパシタが20ボルトに充
電された後、サイリスタ構造によって放電された。カソ
ードゲート／カソード接合はすべての蓄積電荷が失われ
るまで順バイアスに留まることから、カソードゲート電
圧がサイリスタ内部電荷の状態を決定するために観測さ
れた。また、第３の素子、つまり電子参照に晒された図
８の構造のものが比較された。電子照射無しの図８のサ
イリスタは約４マイクロ秒でターンオフする一方、電子
照射に晒された同一構造のものは約2.5マイクロ秒でタ
ーンオフした。図６のサイリスタは僅かに1.5マイクロ
秒でターンオフした。
れた。20ナノ・ファラッドのキャパシタが20ボルトに充
電された後、サイリスタ構造によって放電された。カソ
ードゲート／カソード接合はすべての蓄積電荷が失われ
るまで順バイアスに留まることから、カソードゲート電
圧がサイリスタ内部電荷の状態を決定するために観測さ
れた。また、第３の素子、つまり電子参照に晒された図
８の構造のものが比較された。電子照射無しの図８のサ
イリスタは約４マイクロ秒でターンオフする一方、電子
照射に晒された同一構造のものは約2.5マイクロ秒でタ
ーンオフした。図６のサイリスタは僅かに1.5マイクロ
秒でターンオフした。
図９および図10のグラフは、他の負荷条件についての
図６のサイリスタと照射無しの図８のサイリスタとの比
較結果を示している。注目されるように、図６の発明の
サイリスタは50％以上ターンオフを低減している。図９
は、この発明のサイリスタのターンオフ時間が20ナノ・
ファラッドから200ナノ・ファラッドまでの負荷に対し
て３マイクロ秒程度にクランプされていることを示して
いる。これは、ピーク電流のリミットが約1.3Ampsにあ
る故の結果である。これは、スイッチング素子におい
て、負荷の関数としてスイッチング速度が変化するのを
減じるのに役立つ。１ナノ・ファラッドから200ナノ・
ファラッドの範囲の容量性負荷を用いることによって、
図10は、この発明のサイリスタの電流制限効果を示して
いる。減じられた電流は、電荷の蓄積と、カソードゲー
トターンオフ時間を制限する。アノード電流が等しい場
合、新サイリスタのターンオフ時間は、図９のサイリス
タのターンオフ時間の半分である。
図６のサイリスタと照射無しの図８のサイリスタとの比
較結果を示している。注目されるように、図６の発明の
サイリスタは50％以上ターンオフを低減している。図９
は、この発明のサイリスタのターンオフ時間が20ナノ・
ファラッドから200ナノ・ファラッドまでの負荷に対し
て３マイクロ秒程度にクランプされていることを示して
いる。これは、ピーク電流のリミットが約1.3Ampsにあ
る故の結果である。これは、スイッチング素子におい
て、負荷の関数としてスイッチング速度が変化するのを
減じるのに役立つ。１ナノ・ファラッドから200ナノ・
ファラッドの範囲の容量性負荷を用いることによって、
図10は、この発明のサイリスタの電流制限効果を示して
いる。減じられた電流は、電荷の蓄積と、カソードゲー
トターンオフ時間を制限する。アノード電流が等しい場
合、新サイリスタのターンオフ時間は、図９のサイリス
タのターンオフ時間の半分である。
この発明は詳細に説明および図示されたけれども、同
一のものは図示および例示の限りであり、制限として解
釈されてはならないことが明確に理解されるべきであ
る。この発明の精神と範囲は、添付の請求の範囲の文言
によってのみ限定される。
一のものは図示および例示の限りであり、制限として解
釈されてはならないことが明確に理解されるべきであ
る。この発明の精神と範囲は、添付の請求の範囲の文言
によってのみ限定される。
フロントページの続き (56)参考文献 特開 平３−239366（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/332 H01L 29/74 - 29/749
Claims (2)
- 【請求項１】基板内に集積されたＰ型アノード領域（1
2,24;112）と、Ｎ型アノードゲート領域（14,15,18,23,
28;114,115,118,123,128）と、Ｐ型カソードゲート領域
（13,16,17,25,26;113,116,117,125,126）と、Ｎ型カソ
ード領域（11;111）とを、上記アノードおよびカソード
領域にそれぞれ電気的に接続されたアノードおよびカソ
ード端子（A,C）とともに有するPNPNサイリスタ構造の
保持スイッチにおいて、 上記アノードゲート領域（14,15,18,23,28;114,115,11
8,123,128）が上記アノード領域（12,24;112）を上記カ
ソードゲート領域（13,16,17,25,26;113,116,117,125,1
26）から分離し、上記カソードゲート領域（13,16,17,2
5,26;113,116,117,125,126）が上記カソード領域（11;1
11）を上記アノードゲート領域（14,15,18,23,28;114,1
15,118,123,128）から分離し、 上記アノードゲート領域（14,15,18,23,28;114,115,11
8,123,128）内に設けられ、かつ上記カソード端子
（Ｃ）に電気的に接続され、これにより上記スイッチが
オンしているときに上記カソードゲート領域（13,16,1
7,25,26;113,116,117,125,126）の周りのキャリアをシ
ャントするＰ型シャント領域（19,21;119,121）と、 上記カソードゲート領域（13,16,17,25,26;113,116,11
7,125,126）内に設けられ、かつ上記アノード端子
（Ａ）に電気的に接続され、これにより上記スイッチが
オンしているときに上記アノードゲート領域（14,15,1
8,23,28;114,115,118,123,128）の周りのキャリアをシ
ャントするＮ型シャント領域（20,22;120,122）とを備
え、 上記アノードゲート領域（14,15,18,23,28;114,115,11
8,123,128）の活性部分（14;114）が上記アノード領域
（12,24;112）を上記カソードゲート領域（13,16,17,2
5,26;113,116,117,125,126）から分離し、上記カソード
ゲート領域（13,16,17,25,26;113,116,117,125,126）の
活性部分（13;113）が上記カソード領域（11;111）を上
記アノードゲート領域（14,15,18,23,28;114,115,118,1
23,128）から分離し、上記アノードゲート領域（14,15,
18,23,28;114,115,118,123,128）の活性シャント部分
（23;123）が上記Ｐ型シャント領域（19,21;119,121）
を上記カソードゲート領域（13,16,17,25,26;113,116,1
17,125,126）から分離し、上記カソードゲート領域（1
3,16,17,25,26;113,116,117,125,126）の活性シャント
部分（26;126）が上記Ｎ型シャント領域（20,22;120,12
2）を上記アノードゲート領域（14,15,18,23,28;114,11
5,118,123,128）から分離し、 上記アノードゲート領域（14,15,18,23,28;114,115,11
8,123,128）内に設けられ、かつ、上記アノードゲート
領域（14,15,18,23,28;114,115,118,123,128）の上記活
性シャント部分（23;123）に対してよりも上記アノード
ゲート領域（14,15,18,23,28;114,115,118,123,128）の
上記活性アノードゲート部分（14;114）に対して接近し
ているアノードゲート端子（AG）に電気的に接続された
Ｎ型アノードゲートコンタクト領域（18;118）と、 上記カソードゲート領域（13,16,17,25,26;113,116,11
7,125,126）内に設けられ、かつ、上記カソードゲート
領域（13,16,17,25,26;113,116,117,125,126）の上記活
性シャント部分（26;126）に対してよりも上記カソード
ゲート領域（13,16,17,25,26;113,116,117,125,126）の
上記活性カソードゲート部分（13;113）に対して接近し
ているカソードゲート端子（CG）に電気的に接続された
Ｐ型カソードゲートコンタクト領域（17;117）とを備え
て、 これにより上記アノードおよびカソード領域（12,24,1
1;112,111）近傍の過剰電荷がターンオフ期間中に取り
除かれることを特徴とする保持スイッチ。 - 【請求項２】請求項１に記載の保持スイッチにおいて、 上記アノード領域（111）、上記カソードゲート領域（1
13）、上記アノードゲート領域（115）はそれぞれ第１
の縦型トランジスタ（Q1）のエミッタ、ベース、コレク
タを形成し、 上記カソード領域（112）を、上記アノードゲート領域
（114）、上記カソードゲート領域（116）はそれぞれ第
２の縦型トランジスタ（Q2）のエミッタ、ベース、コレ
クタを形成し、 上記アノードゲート領域（114,128）、上記カソードゲ
ート領域（126）、上記Ｎ型シャント領域（120,122）は
それぞれ第１の横型トランジスタ（Q3）のエミッタ、ベ
ース、コレクタを形成し、 上記カソードゲート領域（113,125）、上記アノードゲ
ート領域（123）、上記Ｐ型シャント領域（119,121）は
それぞれ第２の横型トランジスタ（Q4）のエミッタ、ベ
ース、コレクタを形成していることを特徴とする保持ス
イッチ。
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