JPH0117268B2 - - Google Patents
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- JPH0117268B2 JPH0117268B2 JP55060490A JP6049080A JPH0117268B2 JP H0117268 B2 JPH0117268 B2 JP H0117268B2 JP 55060490 A JP55060490 A JP 55060490A JP 6049080 A JP6049080 A JP 6049080A JP H0117268 B2 JPH0117268 B2 JP H0117268B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
- H03K17/79—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling bipolar semiconductor switches with more than two PN-junctions, or more than three electrodes, or more than one electrode connected to the same conductivity region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/1443—Devices controlled by radiation with at least one potential jump or surface barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
- H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
- H01L31/111—Devices sensitive to infrared, visible or ultraviolet radiation characterised by at least three potential barriers, e.g. photothyristors
- H01L31/1113—Devices sensitive to infrared, visible or ultraviolet radiation characterised by at least three potential barriers, e.g. photothyristors the device being a photothyristor
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Description
【発明の詳細な説明】
本発明は、半導体基板に形成された陽極側エミ
ツタ領域と陰極側エミツタ領域と前記両エミツタ
領域の間に位置する２つの内部領域とを含むサイ
リスタと、前記半導体基板上に集積されており光
により制御可能なサイリスタ点弧電流増幅回路と
を含んでおり、電流増幅回路の出力端がサイリス
タの制御入力端と接続されており、また少なくと
も陰極側のエミツタ領域が分路により電気的に隣
接内部領域と接続されている光制御サイリスタに
関する。
ツタ領域と陰極側エミツタ領域と前記両エミツタ
領域の間に位置する２つの内部領域とを含むサイ
リスタと、前記半導体基板上に集積されており光
により制御可能なサイリスタ点弧電流増幅回路と
を含んでおり、電流増幅回路の出力端がサイリス
タの制御入力端と接続されており、また少なくと
も陰極側のエミツタ領域が分路により電気的に隣
接内部領域と接続されている光制御サイリスタに
関する。
このようなサイリスタは既に知られている。こ
の種のサイリスタでは、光量がわずかでも確実な
点弧を行い得ることが重要である。そのため公知
の光制御サイリスタではその半導体基板に補助サ
イリスタが集積されており、この補助サイリスタ
が負荷電流を開閉するサイリスタに対して制御電
流を供給する。この補助サイリスタは、わずかな
光量でサイリスタの点弧に十分な電流を供給し得
るように非常に高感度なものでなければならな
い。しかし補助サイリスタの光点弧感度を高くす
ると、それに伴つて電圧上昇率dv／dtに対する
感度も高くなる。公知の光制御サイリスタでは、
大きな臨界電圧上昇率を許容し同時に比較的高い
光点弧感度を得るために、補助サイリスタに特別
に構成された分路が設けられている。
の種のサイリスタでは、光量がわずかでも確実な
点弧を行い得ることが重要である。そのため公知
の光制御サイリスタではその半導体基板に補助サ
イリスタが集積されており、この補助サイリスタ
が負荷電流を開閉するサイリスタに対して制御電
流を供給する。この補助サイリスタは、わずかな
光量でサイリスタの点弧に十分な電流を供給し得
るように非常に高感度なものでなければならな
い。しかし補助サイリスタの光点弧感度を高くす
ると、それに伴つて電圧上昇率dv／dtに対する
感度も高くなる。公知の光制御サイリスタでは、
大きな臨界電圧上昇率を許容し同時に比較的高い
光点弧感度を得るために、補助サイリスタに特別
に構成された分路が設けられている。
本発明の目的は、冒頭に記載した種類の光制御
サイリスタを、光点弧感度および臨界電圧上昇率
の設定が実際上互いに無関係に行われ得るように
改良することである。
サイリスタを、光点弧感度および臨界電圧上昇率
の設定が実際上互いに無関係に行われ得るように
改良することである。
この目的は、本発明によれば、冒頭に記載した
光制御サイリスタにおいて、光により制御可能な
サイリスタ点弧電流増幅回路がフオトトランジス
タから成り、このフオトトランジスタの出力端と
電界効果トランジスタのゲート端子が接続されて
おり、フオトトランジスタの出力端と電界効果ト
ランジスタのソース領域との間に抵抗が接続さ
れ、電界効果トランジスタのドレイン領域は陽極
側内部領域と接続され、電界効果トランジスタの
ソース領域は陰極側内部領域または陰極側エミツ
タ領域と接続されることによつて達成される。
光制御サイリスタにおいて、光により制御可能な
サイリスタ点弧電流増幅回路がフオトトランジス
タから成り、このフオトトランジスタの出力端と
電界効果トランジスタのゲート端子が接続されて
おり、フオトトランジスタの出力端と電界効果ト
ランジスタのソース領域との間に抵抗が接続さ
れ、電界効果トランジスタのドレイン領域は陽極
側内部領域と接続され、電界効果トランジスタの
ソース領域は陰極側内部領域または陰極側エミツ
タ領域と接続されることによつて達成される。
以下、図面に示されている実施例により本発明
を一層詳細に説明する。
を一層詳細に説明する。
第１図でフオトトランジスタはFTで、電界効
果トランジスタはFETで、またサイリスタはTh
で示されている。フオトトランジスタFTのコレ
クタは陽極電圧Uaと接続されている。フオトト
ランジスタFTのエミツタは抵抗Rgを介してサイ
リスタThの陰極側エミツタ領域３またはサイリ
スタThの陰極側内部領域２と接続されている。
フオトトランジスタFTの出力は電界効果トラン
ジスタFETの制御入力端（ゲート）Ｇと、抵抗
Rgにおける電圧降下が電界効果トランジスタ
FETの制御入力端ＧとソースＳとの間に加わる
ように接続されている。図面に記入されているコ
ンデンサCB，CC，CG，CDは、それぞれフオトト
ランジスタFTのエミツターベース間、そのコレ
クタ―エミツタ間、電界効果トランジスタFET
の制御入力端―ソース間、その制御入力端―ドレ
イン間のキヤパシタンスを等価的に示している。
電界効果トランジスタFETのドレインＤすなわ
ちその出力端はサイリスタThの陽極側内部領域
１すなわちその入力端と接続されている。少なく
ともエミツタ領域３とそれに境を接する内部領域
２との間は、サイリスタThのdv／dt特性を定め
る分路により接続されており、この分路は抵抗Ｒ
２で示されている。一層の改善のため、陽極側エ
ミツタ１１とそれに境を接する内部領域１との間
も別の分路により接続されていてよく、この分路
は抵抗Ｒ１で示されている。この回路構成は、破
線の接続線により示されているようにキヤパシタ
ンスCCがフオトトランジスタFTのコレクタとエ
ミツタとの間ではなくフオトトランジスタFTの
コレクタと電界効果トランジスタFETのソース
Ｓとの間に位置するように変形されていてもよ
い。しかし、この場合にもフオトトランジスタ
FTのエミツタは電界効果トランジスタFETの制
御入力端と接続されている。
果トランジスタはFETで、またサイリスタはTh
で示されている。フオトトランジスタFTのコレ
クタは陽極電圧Uaと接続されている。フオトト
ランジスタFTのエミツタは抵抗Rgを介してサイ
リスタThの陰極側エミツタ領域３またはサイリ
スタThの陰極側内部領域２と接続されている。
フオトトランジスタFTの出力は電界効果トラン
ジスタFETの制御入力端（ゲート）Ｇと、抵抗
Rgにおける電圧降下が電界効果トランジスタ
FETの制御入力端ＧとソースＳとの間に加わる
ように接続されている。図面に記入されているコ
ンデンサCB，CC，CG，CDは、それぞれフオトト
ランジスタFTのエミツターベース間、そのコレ
クタ―エミツタ間、電界効果トランジスタFET
の制御入力端―ソース間、その制御入力端―ドレ
イン間のキヤパシタンスを等価的に示している。
電界効果トランジスタFETのドレインＤすなわ
ちその出力端はサイリスタThの陽極側内部領域
１すなわちその入力端と接続されている。少なく
ともエミツタ領域３とそれに境を接する内部領域
２との間は、サイリスタThのdv／dt特性を定め
る分路により接続されており、この分路は抵抗Ｒ
２で示されている。一層の改善のため、陽極側エ
ミツタ１１とそれに境を接する内部領域１との間
も別の分路により接続されていてよく、この分路
は抵抗Ｒ１で示されている。この回路構成は、破
線の接続線により示されているようにキヤパシタ
ンスCCがフオトトランジスタFTのコレクタとエ
ミツタとの間ではなくフオトトランジスタFTの
コレクタと電界効果トランジスタFETのソース
Ｓとの間に位置するように変形されていてもよ
い。しかし、この場合にもフオトトランジスタ
FTのエミツタは電界効果トランジスタFETの制
御入力端と接続されている。
フオトトランジスタFTのエミツタに光が入射
すると、エミツタに電流が流れ、抵抗Rgに電圧
降下が生じ、それが電界効果トランジスタFET
を導通させる。それによつて、図面に記入されて
いるサイリスタ電圧において負電荷担体が陰極側
エミツタ領域３から、内部領域２を経てまたは
（図面に破線の導線で示されている接続では）直
接に、電界効果トランジスタFETのソース―ド
レイン回路およびサイリスタThの陽極側内部領
域１に流れる。陽極側エミツタ領域１１内の電子
の蓄積は、このエミツタ領域１１から隣接内部領
域１への正孔の注入を生じさせ、この正孔は両内
部領域間のpn接合に拡散する。それによつて、
このpn接合が導通方向にバイアス電圧をかけら
れ、サイリスタThが点弧する。
すると、エミツタに電流が流れ、抵抗Rgに電圧
降下が生じ、それが電界効果トランジスタFET
を導通させる。それによつて、図面に記入されて
いるサイリスタ電圧において負電荷担体が陰極側
エミツタ領域３から、内部領域２を経てまたは
（図面に破線の導線で示されている接続では）直
接に、電界効果トランジスタFETのソース―ド
レイン回路およびサイリスタThの陽極側内部領
域１に流れる。陽極側エミツタ領域１１内の電子
の蓄積は、このエミツタ領域１１から隣接内部領
域１への正孔の注入を生じさせ、この正孔は両内
部領域間のpn接合に拡散する。それによつて、
このpn接合が導通方向にバイアス電圧をかけら
れ、サイリスタThが点弧する。
高周波の擾乱パルスの影響を極力受けないよう
にするため、キヤパシタンスの大きさに CB≪CC≪CGかつCD＜CG の関係を持たせることは好ましい。これは各領域
の寸法および配置を適当に選定することにより達
成される。
にするため、キヤパシタンスの大きさに CB≪CC≪CGかつCD＜CG の関係を持たせることは好ましい。これは各領域
の寸法および配置を適当に選定することにより達
成される。
図示の回路構成では、フオトトランジスタFT
が電界効果トランジスタFETの制御電圧をその
カツトオフ電圧よりも高め得る大きさの電流さえ
供給すればよいので、非常に高い光点弧感度が得
られる。抵抗Rgの大きさに関係するこの電流は、
電界効果トランジスタFET自体が非常に高い入
力抵抗を有するので、非常に小さくてよく、従つ
て入射光に対する感度が従来用いられてきた回路
構成にくらべて著しく高くなる。他方、サイリス
タThがdv／dtに対する感度は抵抗Ｒ１およびＲ
２の選定により広範囲に設定可能である。
が電界効果トランジスタFETの制御電圧をその
カツトオフ電圧よりも高め得る大きさの電流さえ
供給すればよいので、非常に高い光点弧感度が得
られる。抵抗Rgの大きさに関係するこの電流は、
電界効果トランジスタFET自体が非常に高い入
力抵抗を有するので、非常に小さくてよく、従つ
て入射光に対する感度が従来用いられてきた回路
構成にくらべて著しく高くなる。他方、サイリス
タThがdv／dtに対する感度は抵抗Ｒ１およびＲ
２の選定により広範囲に設定可能である。
第２図にはフオトトランジスタFT、電界効果
トランジスタFETおよびサイリスタThから成る
集積回路の１つの実施例が示されている。サイリ
スタThのｎ形にドープされた内部領域１はフオ
トトランジスタFTのコレクタおよび電界効果ト
ランジスタFETのドレインをも形成する。Thの
陰極側内部領域は部分的に半導体基板の表面に現
われており、符号２を付されている。半導体基板
の表面にはサイリスタThの陰極側エミツタ領域
３が入れ込まれている。この領域は強くｎ形にド
ープされている。電界効果トランジスタFETの
ソースは、同様に半導体基板の表面に位置し領域
３と同一の伝導形を有する領域４により形成され
る。陰極側内部領域２は厚みの減じた部分５を有
し、この部分は部分的にソース４の下に位置し、
半導体基板の表面まで達している。半導体基板の
電界効果トランジスタFET側とは反対の側に、
半導体基板の表面に境を接する陽極側エミツタ領
域１１が配置されており、この領域はたとえば強
くｐ形にドープされている。陽極側エミツタ領域
は半導体基板の他方の表面に配置され、陰極側エ
ミツタ領域と向かい合つていてもよい。第１の場
合にはラテラル・サイリスタが得られ、第２の場
合にはバーチカル・サイリスタが得られる。
トランジスタFETおよびサイリスタThから成る
集積回路の１つの実施例が示されている。サイリ
スタThのｎ形にドープされた内部領域１はフオ
トトランジスタFTのコレクタおよび電界効果ト
ランジスタFETのドレインをも形成する。Thの
陰極側内部領域は部分的に半導体基板の表面に現
われており、符号２を付されている。半導体基板
の表面にはサイリスタThの陰極側エミツタ領域
３が入れ込まれている。この領域は強くｎ形にド
ープされている。電界効果トランジスタFETの
ソースは、同様に半導体基板の表面に位置し領域
３と同一の伝導形を有する領域４により形成され
る。陰極側内部領域２は厚みの減じた部分５を有
し、この部分は部分的にソース４の下に位置し、
半導体基板の表面まで達している。半導体基板の
電界効果トランジスタFET側とは反対の側に、
半導体基板の表面に境を接する陽極側エミツタ領
域１１が配置されており、この領域はたとえば強
くｐ形にドープされている。陽極側エミツタ領域
は半導体基板の他方の表面に配置され、陰極側エ
ミツタ領域と向かい合つていてもよい。第１の場
合にはラテラル・サイリスタが得られ、第２の場
合にはバーチカル・サイリスタが得られる。
エミツタ領域３はエミツタ電極６により接触さ
れている。電界効果トランジスタFETのソース
４は電極７を設けられており、それを経て電流が
ソース４に流れる。図示の実施例では電極７が、
サイリスタの所望の臨界電圧上昇率を得るために
サイリスタThのエミツタ領域３と内部領域２の
一部分により形成されるベース領域との間に必要
な分路を形成する。分路の抵抗は等価的に抵抗Ｒ
２により示されている。電界効果トランジスタ
FETのソース（第１図のＳ）をサイリスタThの
陰極側エミツタ領域３と直接（第１図の実線の導
線により）接続する場合には、陰極側エミツタ領
域３と電界効果トランジスタFETのソース４と
は単一の領域を形成する。この場合、電極７は不
要であり、必要な分路は領域２に接触する電極１
０により形成される。分路の抵抗はこの場合にも
Ｒ２で示されている。電極１０すなわち分路は、
いずれの場合にも、電界効果トランジスタFET
の制御領域から間隔をおいて配置されていなけれ
ばならない。この“間隔”とは、層２内の抵抗が
少なくとも50Ωになるような間隔を意味する。電
界効果トランジスタFETの制御領域５のうち半
導体基板の表面に現われた部分は制御電極９によ
りおおわれているが、半導体基板の表面に位置す
る絶縁層８により電気的に制御電極９から隔離さ
れている。絶縁層８はたとえば酸化シリコンから
成つてよい。電界効果トランジスタFETの制御
領域５は、電界効果トランジスタFETの短いチ
ヤネル長さ従つてまた高い開閉速度を可能にする
ため、特に領域２よりも厚みを減ぜられている。
れている。電界効果トランジスタFETのソース
４は電極７を設けられており、それを経て電流が
ソース４に流れる。図示の実施例では電極７が、
サイリスタの所望の臨界電圧上昇率を得るために
サイリスタThのエミツタ領域３と内部領域２の
一部分により形成されるベース領域との間に必要
な分路を形成する。分路の抵抗は等価的に抵抗Ｒ
２により示されている。電界効果トランジスタ
FETのソース（第１図のＳ）をサイリスタThの
陰極側エミツタ領域３と直接（第１図の実線の導
線により）接続する場合には、陰極側エミツタ領
域３と電界効果トランジスタFETのソース４と
は単一の領域を形成する。この場合、電極７は不
要であり、必要な分路は領域２に接触する電極１
０により形成される。分路の抵抗はこの場合にも
Ｒ２で示されている。電極１０すなわち分路は、
いずれの場合にも、電界効果トランジスタFET
の制御領域から間隔をおいて配置されていなけれ
ばならない。この“間隔”とは、層２内の抵抗が
少なくとも50Ωになるような間隔を意味する。電
界効果トランジスタFETの制御領域５のうち半
導体基板の表面に現われた部分は制御電極９によ
りおおわれているが、半導体基板の表面に位置す
る絶縁層８により電気的に制御電極９から隔離さ
れている。絶縁層８はたとえば酸化シリコンから
成つてよい。電界効果トランジスタFETの制御
領域５は、電界効果トランジスタFETの短いチ
ヤネル長さ従つてまた高い開閉速度を可能にする
ため、特に領域２よりも厚みを減ぜられている。
フオトトランジスタFTは、たとえば強くｎ形
にドープされているエミツタ領域１３と、その下
側のｐ形にドープされたベース領域１４とを有す
る。エミツタ領域１３およびベース領域１４は、
強くｐ形にドープされた領域１５により包囲され
ている。この領域１５はエミツタ１３を確実に周
囲から隔離する役割をする。
にドープされているエミツタ領域１３と、その下
側のｐ形にドープされたベース領域１４とを有す
る。エミツタ領域１３およびベース領域１４は、
強くｐ形にドープされた領域１５により包囲され
ている。この領域１５はエミツタ１３を確実に周
囲から隔離する役割をする。
半導体基板の表面には、もう１つの強度にｐ形
にドープされた領域１６がエミツタ領域１３およ
びベース領域１４を包囲して配置されており、領
域１６は補助電極１７と接触している。この補助
電極１７に、エミツタ電圧と同一の極性の補助電
圧を加えることができる。エミツタ領域１３はエ
ミツタ電極１８と接触しており、このエミツタ電
極は電気的に電界効果トランジスタFETの制御
電極と接続されている。
にドープされた領域１６がエミツタ領域１３およ
びベース領域１４を包囲して配置されており、領
域１６は補助電極１７と接触している。この補助
電極１７に、エミツタ電圧と同一の極性の補助電
圧を加えることができる。エミツタ領域１３はエ
ミツタ電極１８と接触しており、このエミツタ電
極は電気的に電界効果トランジスタFETの制御
電極と接続されている。
図面に記入されている極性の電圧がサイリスタ
ThおよびフオトトランジスタFTに加えられる
と、フオトトランジスタFTの表面に入射する光
線により、領域１に形成されている空乏層領域に
キヤリア対が生ずる。そのうち正孔はベース領域
１４の方向に移動し、またエミツタ領域１３から
電子の流入を生じさせる。補助電極１７に陽極に
対して負の電圧が加えられていると、光電的に生
じたキヤリアが電界効果トランジスタFETおよ
びサイリスタThへ流れ出るのを阻止する一種の
空乏層が形成される。それによつて、生じたキヤ
リアの大部分がFTの導通に寄与することが保証
される。エミツタ電流は、その後、抵抗Rgおよ
び抵抗Ｒ２を通つて陰極に流れる。抵抗Rgはた
とえば、制御電極９と接触部７との間で層８の表
面に蒸着されている多結晶シリコンの層２４から
成つてよい。抵抗Rgはたとえば集積されたダイ
オードであつてもよい。電流は抵抗Rgに電圧降
下を生じ、この電圧降下が電界効果トランジスタ
FETの制御電極９に正のバイアス電圧をかける。
それによつて、電界効果トランジスタFETの制
御領域５のうち半導体基板の表面に境を接する部
分にチヤネル２２が形成される。このチヤネルを
通つて領域１内の電子がサイリスタThの陽極側
エミツタ領域１１の方向に流れる。それによりエ
ミツタ領域１１から流入された正孔はpn接合２
３に拡散し、領域３の範囲で、領域３からの電子
の注入を生じさせる。それによつてpn接合２３
は導通方向にバイアス電圧をかけられ、サイリス
タThは点弧し得る。
ThおよびフオトトランジスタFTに加えられる
と、フオトトランジスタFTの表面に入射する光
線により、領域１に形成されている空乏層領域に
キヤリア対が生ずる。そのうち正孔はベース領域
１４の方向に移動し、またエミツタ領域１３から
電子の流入を生じさせる。補助電極１７に陽極に
対して負の電圧が加えられていると、光電的に生
じたキヤリアが電界効果トランジスタFETおよ
びサイリスタThへ流れ出るのを阻止する一種の
空乏層が形成される。それによつて、生じたキヤ
リアの大部分がFTの導通に寄与することが保証
される。エミツタ電流は、その後、抵抗Rgおよ
び抵抗Ｒ２を通つて陰極に流れる。抵抗Rgはた
とえば、制御電極９と接触部７との間で層８の表
面に蒸着されている多結晶シリコンの層２４から
成つてよい。抵抗Rgはたとえば集積されたダイ
オードであつてもよい。電流は抵抗Rgに電圧降
下を生じ、この電圧降下が電界効果トランジスタ
FETの制御電極９に正のバイアス電圧をかける。
それによつて、電界効果トランジスタFETの制
御領域５のうち半導体基板の表面に境を接する部
分にチヤネル２２が形成される。このチヤネルを
通つて領域１内の電子がサイリスタThの陽極側
エミツタ領域１１の方向に流れる。それによりエ
ミツタ領域１１から流入された正孔はpn接合２
３に拡散し、領域３の範囲で、領域３からの電子
の注入を生じさせる。それによつてpn接合２３
は導通方向にバイアス電圧をかけられ、サイリス
タThは点弧し得る。
第３図には、第１図の電界効果トランジスタ
FETおよびサイリスタThと組合わせ可能なフオ
トトランジスタFTの別の実施例が示されている。
第３図のフオトトランジスタFTが第１図のそれ
と異なる点は主として、ベース領域１４がその周
縁で半導体基板の表面に現われるようにエミツタ
領域１３がベース領域１４のなかに入れ込まれて
いる点である。ベース領域１４のこの部分とコレ
クタ領域のうち表面に現われた部分とは、ベース
領域およびコレクタ領域に対して絶縁層８により
絶縁された補助電極２１によりおおわれている。
補助電極２１にはエミツタ電圧と同一の極性の補
助電圧を加えることができる。補助電圧が加えら
れると、領域１内の空乏層が変形して、生じた正
孔は図面に矢印により示されているようにすべて
の側からベースに流れ得るようになる。
FETおよびサイリスタThと組合わせ可能なフオ
トトランジスタFTの別の実施例が示されている。
第３図のフオトトランジスタFTが第１図のそれ
と異なる点は主として、ベース領域１４がその周
縁で半導体基板の表面に現われるようにエミツタ
領域１３がベース領域１４のなかに入れ込まれて
いる点である。ベース領域１４のこの部分とコレ
クタ領域のうち表面に現われた部分とは、ベース
領域およびコレクタ領域に対して絶縁層８により
絶縁された補助電極２１によりおおわれている。
補助電極２１にはエミツタ電圧と同一の極性の補
助電圧を加えることができる。補助電圧が加えら
れると、領域１内の空乏層が変形して、生じた正
孔は図面に矢印により示されているようにすべて
の側からベースに流れ得るようになる。
第４図はフオトトランジスタFTの第３の実施
例であり、第３図のそれと異なる点は主として、
エミツタ領域１３およびベース領域１４が複数の
部分エミツタ領域２０とそれらに対応する部分ベ
ース領域１９とに分割されている点である。この
場合、部分ベース領域１９のうち半導体基板の表
面に現われた部分はすべて補助電極２１によりお
おわれている。エミツタ電極は、図面を見やすく
するため、線により簡単化して図示されている。
フオトトランジスタFTに電圧が、また補助電極
２１に補助電圧が加えられると、領域１内に１つ
の等電位線が示されているような空乏層が形成さ
れる。それにより正孔は、図面に矢印で示されて
いるように、すべての側から部分ベース領域１９
に流れる。補助電圧を加えられている補助領域１
６は、生じた正孔が外に流れ出るのを阻止する役
割をする。また補助領域１６は、光と無関係にサ
イリスタThの他の部分に流れ得る擾乱電流に対
してフオトトランジスタFTを遮蔽する。
例であり、第３図のそれと異なる点は主として、
エミツタ領域１３およびベース領域１４が複数の
部分エミツタ領域２０とそれらに対応する部分ベ
ース領域１９とに分割されている点である。この
場合、部分ベース領域１９のうち半導体基板の表
面に現われた部分はすべて補助電極２１によりお
おわれている。エミツタ電極は、図面を見やすく
するため、線により簡単化して図示されている。
フオトトランジスタFTに電圧が、また補助電極
２１に補助電圧が加えられると、領域１内に１つ
の等電位線が示されているような空乏層が形成さ
れる。それにより正孔は、図面に矢印で示されて
いるように、すべての側から部分ベース領域１９
に流れる。補助電圧を加えられている補助領域１
６は、生じた正孔が外に流れ出るのを阻止する役
割をする。また補助領域１６は、光と無関係にサ
イリスタThの他の部分に流れ得る擾乱電流に対
してフオトトランジスタFTを遮蔽する。
領域１への光の入射をできるかぎりわずかしか
乱さないように、補助電極２１は薄く形成され
る。補助電極２１がたとえば強度にｎ形にドープ
された多結晶シリコンから成れば、たとえば
0.5μmの厚みで十分であり、シリコンはこの厚み
ではほぼ光透過性である。補助領域１６および補
助電極２１が、たとえばエミツタ電圧であつてよ
い同一の補助電圧に接続されることは目的にかな
つている。
乱さないように、補助電極２１は薄く形成され
る。補助電極２１がたとえば強度にｎ形にドープ
された多結晶シリコンから成れば、たとえば
0.5μmの厚みで十分であり、シリコンはこの厚み
ではほぼ光透過性である。補助領域１６および補
助電極２１が、たとえばエミツタ電圧であつてよ
い同一の補助電圧に接続されることは目的にかな
つている。
領域１３，４および３は同時にたとえば第１回
のイオンインプランテーシヨンにより形成され得
る。第２回のイオンインプランテーシヨンにより
ベース領域１４および電界効果トランジスタ
FETの補助領域５が形成され得る。領域１５，
１６，２および１１は同一の拡散段階により形成
されるのが目的にかなつている。
のイオンインプランテーシヨンにより形成され得
る。第２回のイオンインプランテーシヨンにより
ベース領域１４および電界効果トランジスタ
FETの補助領域５が形成され得る。領域１５，
１６，２および１１は同一の拡散段階により形成
されるのが目的にかなつている。
特に好ましい実施例は次の諸元およびドーピン
グにより得られる。
グにより得られる。
内部領域１の厚み：10ないし100μm，領域１の
ドーピング濃度：1014ないし５×1015cm-3、領域
２の周縁のドーピング濃度：1016ないし1017cm-3、
領域２の厚み0.5ないし5μm、制御領域５および
ベース１４の厚み：0.3ないし1μm、インプラン
テーシヨンのドーズ量：２ないし５×1012cm-2、
そのエネルギー150ないし200keV、領域３，４，
１３の厚み：0.1ないし1μm、ヒ素インプランテ
ーシヨンのドーズ量：1015ないし1016cm-2、その
エネルギー100ないし150keV、補助電極２１の厚
み：0.4ないし1μm、エミツタ部分領域の幅：５
ないし20μm、その間隔：20ないし50μm、回路の
横寸法：たとえば100ないし200μm、その厚み：
約250ないし500μm。
ドーピング濃度：1014ないし５×1015cm-3、領域
２の周縁のドーピング濃度：1016ないし1017cm-3、
領域２の厚み0.5ないし5μm、制御領域５および
ベース１４の厚み：0.3ないし1μm、インプラン
テーシヨンのドーズ量：２ないし５×1012cm-2、
そのエネルギー150ないし200keV、領域３，４，
１３の厚み：0.1ないし1μm、ヒ素インプランテ
ーシヨンのドーズ量：1015ないし1016cm-2、その
エネルギー100ないし150keV、補助電極２１の厚
み：0.4ないし1μm、エミツタ部分領域の幅：５
ないし20μm、その間隔：20ないし50μm、回路の
横寸法：たとえば100ないし200μm、その厚み：
約250ないし500μm。
パワーを一層大きくするためには、上記の回路
を集積回路の形式で単一のチツプの上に多重に配
置し、それぞれの電圧を適当な導体路を通じて供
給することが好ましい。上記の寸法により最初に
記載したキヤパシタンスの条件も満足されてい
る。
を集積回路の形式で単一のチツプの上に多重に配
置し、それぞれの電圧を適当な導体路を通じて供
給することが好ましい。上記の寸法により最初に
記載したキヤパシタンスの条件も満足されてい
る。
第１図は本発明の原理回路図、第２図は光制御
サイリスタの第１の実施例の断面図、第３図およ
び第４図はそれぞれフオトトランジスタFTの第
２および第３の実施例の断面図である。 １……陽極側内部領域、２……陰極側内部領
域、３……陰極側エミツタ領域、４……ソース領
域、５……制御領域、６……エミツタ電極、７…
…電極、８……絶縁層、９……制御電極、１０…
…電極、１１……陽極側エミツタ領域、１２……
電極、１３……エミツタ領域、１４……ベース領
域、１５，１６……領域、１７……補助電極、１
８……エミツタ電極、１９……部分ベース領域、
２０……部分エミツタ領域、２１……補助電極、
２２……チヤネル、２３……pn接合、２４……
多結晶シリコン層、FET……電界効果トランジ
スタ、FT……フオトトランジスタ、Th……サイ
リスタ。
サイリスタの第１の実施例の断面図、第３図およ
び第４図はそれぞれフオトトランジスタFTの第
２および第３の実施例の断面図である。 １……陽極側内部領域、２……陰極側内部領
域、３……陰極側エミツタ領域、４……ソース領
域、５……制御領域、６……エミツタ電極、７…
…電極、８……絶縁層、９……制御電極、１０…
…電極、１１……陽極側エミツタ領域、１２……
電極、１３……エミツタ領域、１４……ベース領
域、１５，１６……領域、１７……補助電極、１
８……エミツタ電極、１９……部分ベース領域、
２０……部分エミツタ領域、２１……補助電極、
２２……チヤネル、２３……pn接合、２４……
多結晶シリコン層、FET……電界効果トランジ
スタ、FT……フオトトランジスタ、Th……サイ
リスタ。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板に形成された陽極側エミツタ領域
１１と陰極側エミツタ領域３と前記両エミツタ領
域の間に位置する２つの内部領域１，２とを含む
サイリスタと、前記半導体基板上に集積されてお
り光により制御可能なサイリスタ点弧電流増幅回
路とを含んでおり、前記電流増幅回路の出力端が
サイリスタの制御入力端と接続されており、また
少なくとも陰極側のエミツタ領域３が分路により
隣接内部領域２と電気的に接続されている光制御
サイリスタにおいて、光により制御可能な前記電
流増幅回路がフオトトランジスタFTから成り、
このフオトトランジスタの出力端と電界効果トラ
ンジスタFETのゲート端子Ｇが接続されており、
フオトトランジスタFTの出力端と前記電界効果
トランジスタFETのソース領域との間に抵抗R9
が接続され、前記電界効果トランジスタFETの
ドレイン領域Ｄは陽極側内部領域１と接続され、
前記電界効果トランジスタFETのソース領域Ｓ
は陰極側内部領域２または陰極側エミツタ領域３
と接続されていることを特徴とする光制御サイリ
スタ。 ２ 特許請求の範囲第１項記載の光制御サイリス
タにおいて、電界効果トランジスタFETのソー
ス領域Ｓが半導体基板の表面に位置しサイリスタ
の陰極側エミツタ領域３と同一の導電形を示す領
域４により形成されており、電界効果トランジス
タFETのドレインＤが、陽極側内部領域１のう
ち半導体基板の表面に現れた部分により形成さ
れ、電界効果トランジスタFETの制御領域が、
陰極側内部領域２のうち半導体基板の表面まで延
びソースＳとドレインＤとの間に位置する部分に
より形成され、サイリスタとは反対側の電界効果
トランジスタFETの側に、半導体基板の表面に
位置しサイリスタの陰極側エミツタ領域３と同一
の導電形でありフオトトランジスタFTのエミツ
タを形成するもう１つの領域１３が配置されてお
り、この領域１３の下にそれと逆の導電形であり
フオトトランジスタFTのベースを形成する領域
が１４が位置しており、フオトトランジスタFT
のエミツタ領域１３はエミツタ電極１８と接触
し、電界効果トランジスタFETの制御領域５の
ち表面に現れた部分が制御領域に対して電気的に
絶縁された制御電極９によりおおわれており、制
御電極９とフオトトランジスタFTのエミツタ領
域１３とが電気的に互いに接続されていることを
特徴とする光制御サイリスタ。 ３ 特許請求の範囲第２項記載の光制御サイリス
タにおいて、サイリスタの陰極側エミツタ領域３
と電界効果トランジスタFETのソース４とが単
一の領域を形成していることを特徴とする光制御
サイリスタ。 ４ 特許請求の範囲第２項または第３項記載の光
制御サイリスタにおいて、サイリスタの陽極側エ
ミツタ領域１１が陰極側エミツタ領域３と同一の
半導体基板表面に境を接しており、陰極側エミツ
タ領域３の電界効果トランジスタFET側とは反
対の側に位置することを特徴とする光制御サイリ
スタ。 ５ 特許請求の範囲第２項または第３項記載の光
制御サイリスタにおいて、サイリスタの陽極側エ
ミツタ領域１１が陰極側エミツタ領域３と反対の
半導体基板表面に境を接しており、陰極側エミツ
タ領域３と向かい合つていることを特徴とする光
制御サイリスタ。 ６ 特許請求の範囲第２項記載の光制御サイリス
タにおいて、フオトトランジスタFTのエミツタ
およびベース領域１３，１４が、ベース領域１４
と同一の導電形であるがそれよりも高いドーピン
グ濃度を有する補助領域１６により包囲されてお
り、この補助領域１６がエミツタ電圧と同一の極
性を有する補助電圧に接続可能であることを特徴
とする光制御サイリスタ。 ７ 特許請求の範囲第２項記載の光制御サイリス
タにおいて、フオトトランジスタFTのエミツタ
およびベース領域１３，１４がプレーナトランジ
スタ構造で半導体基板の表面に入れ込まれてお
り、ベース領域１４およびコレクタ領域１のうち
表面に現れた部分がそれらに対して電気的に絶縁
された補助電極２１によりおおわれており、この
補助電極２１がエミツタ電圧と同一の極性を有す
る補助電圧に接続能であることを特徴とする光制
御サイリスタ。 ８ 特許請求の範囲第７項記載の光制御サイリス
タにおいて、フオトトランジスタFTのエミツタ
およびベース領域が分割されており、すべての部
分ベース領域のうち表面に現れた部分１９が補助
電極２１によりおおわれており、それぞれすべて
の補助電極２１およびすべての部分エミツタ領域
２０が電気的に互いに接続されていることを特徴
とする光制御サイリスタ。 ９ 特許請求の範囲第６項ないし第８項のいずれ
かに記載の光制御サイリスタにおいて、補助電極
２１、補助領域１６およびエミツタ領域１３，２
０が同一の電圧に接続されていることを特徴とす
る光制御サイリスタ。 １０ 特許請求の範囲第１項ないし第９項のいず
かに記載の光制御サイリスタにおいて、フオトト
ランジスタFTのエミツタ領域１３，２０と電界
効果トランジスタFETのソース４とサイリスタ
の陰極側エミツタ領域３とが第１のイオンインプ
ランテーシヨン工程により、またフオトトランジ
スタFTのベース領域１４と電界効果トランジス
タFETの制御領域５とが第２のイオンインプラ
ンテーシヨン工程により作られたものであること
を特徴とする光制御サイリスタ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19792922301 DE2922301C2 (de) | 1979-05-31 | 1979-05-31 | Lichtsteuerbarer Thyristor und Verfahren zu seiner Herstellung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55162281A JPS55162281A (en) | 1980-12-17 |
| JPH0117268B2 true JPH0117268B2 (ja) | 1989-03-29 |
Family
ID=6072219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6049080A Granted JPS55162281A (en) | 1979-05-31 | 1980-05-07 | Light controlled thyristor |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0021086B1 (ja) |
| JP (1) | JPS55162281A (ja) |
| DE (1) | DE2922301C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5747836A (en) * | 1995-09-11 | 1998-05-05 | Sharp Kabushiki Kaisha | Semiconductor integrated circuit provided with thyristor |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2945335A1 (de) * | 1979-11-09 | 1981-06-04 | Siemens AG, 1000 Berlin und 8000 München | Lichtzuendbarer thyristor |
| US4489340A (en) * | 1980-02-04 | 1984-12-18 | Nippon Telegraph & Telephone Public Corporation | PNPN Light sensitive semiconductor switch with phototransistor connected across inner base regions |
| DE3019907A1 (de) * | 1980-05-23 | 1981-12-03 | Siemens AG, 1000 Berlin und 8000 München | Lichtsteuerbarer zweirichtungsthyristor |
| DE3112940A1 (de) * | 1981-03-31 | 1982-10-07 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit anschaltbarer innerer stromverstaerkerung und verfahren zu seinem betrieb |
| DE3226624A1 (de) * | 1982-07-16 | 1984-01-19 | Siemens AG, 1000 Berlin und 8000 München | Lichtzuendbarer thyristor mit geringem lichtleistungsbedarf und hoher kritischer spannungsanstiegsgeschwindigkeit |
| DE3226613A1 (de) * | 1982-07-16 | 1984-01-19 | Siemens AG, 1000 Berlin und 8000 München | Lichtzuendbarer thyristor mit geringem lichtleistungsbedarf |
| DE3240564A1 (de) * | 1982-11-03 | 1984-05-03 | Licentia Patent-Verwaltungs-Gmbh | Steuerbares halbleiterschaltelement |
| US4553041A (en) * | 1983-08-22 | 1985-11-12 | Motorola, Inc. | Monolithic zero crossing triac driver |
| JPH0779159B2 (ja) * | 1984-03-22 | 1995-08-23 | 潤一 西澤 | 光トリガ・光クエンチ可能なサイリスタ装置 |
| DE3431817C2 (de) * | 1984-08-30 | 1986-07-10 | SEMIKRON Gesellschaft für Gleichrichterbau u. Elektronik mbH, 8500 Nürnberg | Lichtzündbarer Thyristor |
| JPS61137365A (ja) * | 1984-12-08 | 1986-06-25 | Semiconductor Res Found | 光トリガ・光クエンチ静電誘導サイリスタ |
| JPS61270867A (ja) * | 1985-05-25 | 1986-12-01 | Matsushita Electric Works Ltd | 半導体装置 |
| DE3926200A1 (de) * | 1989-08-08 | 1991-02-14 | Siemens Ag | Lichtsteuerbares halbleiterbauelement mit einem feldeffekttransistor |
| JP3016302B2 (ja) * | 1992-04-23 | 2000-03-06 | 日本電気株式会社 | ｐｎｐｎ半導体素子とその駆動回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5235586A (en) * | 1975-09-12 | 1977-03-18 | Mitsubishi Electric Corp | Semiconductor device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE338611B (ja) * | 1969-09-01 | 1971-09-13 | Asea Ab | |
| JPS4883768U (ja) * | 1972-01-18 | 1973-10-12 | ||
| JPS5641186B2 (ja) * | 1972-03-03 | 1981-09-26 | ||
| SE392783B (sv) * | 1975-06-19 | 1977-04-18 | Asea Ab | Halvledaranordning innefattande en tyristor och en felteffekttransistordel |
| JPS53159275U (ja) * | 1977-05-20 | 1978-12-13 |
-
1979
- 1979-05-31 DE DE19792922301 patent/DE2922301C2/de not_active Expired
-
1980
- 1980-05-07 JP JP6049080A patent/JPS55162281A/ja active Granted
- 1980-05-28 EP EP19800102973 patent/EP0021086B1/de not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5235586A (en) * | 1975-09-12 | 1977-03-18 | Mitsubishi Electric Corp | Semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5747836A (en) * | 1995-09-11 | 1998-05-05 | Sharp Kabushiki Kaisha | Semiconductor integrated circuit provided with thyristor |
| DE19636553C2 (de) * | 1995-09-11 | 2001-02-08 | Sharp Kk | Integrierte Halbleiterschaltung mit Thyristor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55162281A (en) | 1980-12-17 |
| DE2922301A1 (de) | 1980-12-04 |
| EP0021086A1 (de) | 1981-01-07 |
| DE2922301C2 (de) | 1985-04-25 |
| EP0021086B1 (de) | 1983-05-18 |
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