JPH03225960A - 半導体デバイス - Google Patents
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- JPH03225960A JPH03225960A JP2325138A JP32513890A JPH03225960A JP H03225960 A JPH03225960 A JP H03225960A JP 2325138 A JP2325138 A JP 2325138A JP 32513890 A JP32513890 A JP 32513890A JP H03225960 A JPH03225960 A JP H03225960A
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- 230000000903 blocking effect Effects 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 4
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野］
本発明は、弱ドーピングされた中間領域と、それに接続
されて強ドーピングされた第１の導電形の外側領域と、
この外側領域と外側領域内に配設され半導体基体の表面
に隣接する第２の導電形の領域との間の短絡部とを備え
た半導体基体を有する半導体デバイスに関する。
されて強ドーピングされた第１の導電形の外側領域と、
この外側領域と外側領域内に配設され半導体基体の表面
に隣接する第２の導電形の領域との間の短絡部とを備え
た半導体基体を有する半導体デバイスに関する。
このような短絡部はサイリスタの機能にとっ°ζはしば
しば無くてはならないものである。対称形サイリスタに
おいては短絡部はカソード側に配設され、ＧＴＯナイリ
スクにおいては短絡部はアノード側に配設される。カソ
ード側短絡はパワーダイオードとも関連して述べられて
いる（ドイツ連邦共和国特許第２５０６１０２号明細書
および刊行物°“エレクトロニクス、コンピュータおよ
び電気通信における日本年報（Ｊａｐａｎ Ａｎｎｕ
ａｓｓ Ｒｅｗｉｅｗｓ ｉｎ Ｅｌｅｃｔｒ。
しば無くてはならないものである。対称形サイリスタに
おいては短絡部はカソード側に配設され、ＧＴＯナイリ
スクにおいては短絡部はアノード側に配設される。カソ
ード側短絡はパワーダイオードとも関連して述べられて
いる（ドイツ連邦共和国特許第２５０６１０２号明細書
および刊行物°“エレクトロニクス、コンピュータおよ
び電気通信における日本年報（Ｊａｐａｎ Ａｎｎｕ
ａｓｓ Ｒｅｗｉｅｗｓ ｉｎ Ｅｌｅｃｔｒ。
ｎ１ｃｓ、Ｃｏｍｐｕｔｅｒｓ ａｎｄ Ｔｅｌｅ
ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）第１３巻、１９８４年
、第７５頁〜第８７頁゛）。
ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）第１３巻、１９８４年
、第７５頁〜第８７頁゛）。
整流器およびチョッパーへの適用のために、半導体デバ
イスにおいては蓄積電荷を出来る限り低くすることが所
望されている。金属の拡散によって蓄積電荷を低減させ
るごとは知られている。金属の拡散は両種の電荷キャリ
ヤがあふれる弱ドーピングされた中間領域内においても
同様にキャリヤ寿命の一般的な低減をもたらす。このこ
とによって半導体デバイス内には電荷キャリヤ集中の強
い“たるみ゛が生ぜしめられる。
イスにおいては蓄積電荷を出来る限り低くすることが所
望されている。金属の拡散によって蓄積電荷を低減させ
るごとは知られている。金属の拡散は両種の電荷キャリ
ヤがあふれる弱ドーピングされた中間領域内においても
同様にキャリヤ寿命の一般的な低減をもたらす。このこ
とによって半導体デバイス内には電荷キャリヤ集中の強
い“たるみ゛が生ぜしめられる。
特定の適用のために、エミッタ効率を低下させることに
よって電荷キャリヤの集中を低減させることは有意義で
ある。ＧＴＯサイリスタにおいては、上記短絡部をアノ
ード側に配設することが利用されている。そのためにア
ノード側には、従ってアノード側エミッタの近傍には最
初から僅かな電荷キャリヤしか存在していない。ＧＴＯ
サイリスタにおけるアノード側短絡は対称形サイリスタ
におけるカソード側短絡と同様にして構成される。
よって電荷キャリヤの集中を低減させることは有意義で
ある。ＧＴＯサイリスタにおいては、上記短絡部をアノ
ード側に配設することが利用されている。そのためにア
ノード側には、従ってアノード側エミッタの近傍には最
初から僅かな電荷キャリヤしか存在していない。ＧＴＯ
サイリスタにおけるアノード側短絡は対称形サイリスタ
におけるカソード側短絡と同様にして構成される。
少なくとも低ドーピングされたｎベースが短絡されるの
で、短絡区域はカソード側短絡ザイリスタの短絡区域よ
りも一般に可成り大きい。
で、短絡区域はカソード側短絡ザイリスタの短絡区域よ
りも一般に可成り大きい。
本発明の課題は、冒頭で述べた種類の半導体デバイスに
おいて、阻止能力に影響することなく短絡を形成するこ
とによって蓄積電荷の低減が可能となるように構成する
ことにある。
おいて、阻止能力に影響することなく短絡を形成するこ
とによって蓄積電荷の低減が可能となるように構成する
ことにある。
〔課題を解決するための手段］
上述の課題を解決するために、本発明においては、
ａ）外側領域内には半導体基体の表面に隣接して別の領
域が埋込まれ、 ｂ）この別の領域は第１の導電形であり、がっ外側領域
よりも高ドーピングされ、 Ｃ）別の領域は外側領域よりも浅く、 ｄ）外側領域内に配設された第２の導電形の領域は別の
領域よりも深く、別の領域の面の一部分が外側領域に隣
接するように別の領域に部分的に重畳し、 ｅ）別の領域と第２の導電形の領域とは、これらの領域
を電気的に間接または直接に互いに結合する少なくとも
１個の電極を備える ものである。
域が埋込まれ、 ｂ）この別の領域は第１の導電形であり、がっ外側領域
よりも高ドーピングされ、 Ｃ）別の領域は外側領域よりも浅く、 ｄ）外側領域内に配設された第２の導電形の領域は別の
領域よりも深く、別の領域の面の一部分が外側領域に隣
接するように別の領域に部分的に重畳し、 ｅ）別の領域と第２の導電形の領域とは、これらの領域
を電気的に間接または直接に互いに結合する少なくとも
１個の電極を備える ものである。
本発明の他の実施例は請求項２以降に記載されている。
〔実施例］
次に、本発明の実施例を図面に基づいて詳細に説明する
。
。
第１図に示されたサイリスタは阻止能力に関して対称に
構成されている。このサイリスタはｎドーピングされた
中間領域１を有しており、この中間領域１にばｐドーピ
ングされたカソードヘース領域２が隣接している。カソ
ードベース領域２内にはｎドーピングされたカソードエ
ミッタ領域４が埋込まれている。領域２．４はカソード
電極６によって電気的に結合されており、これによって
対称形サイリスタによって公知であるカソード側短絡が
形成される。中間領域１のアノード側にはＰドーピング
されたアノード側外側領域７が続いている。対称形サイ
リスタにおいてはこの外側領域７はエミッタ領域として
作用する。外側領域７内には外側領域７の導電形の別の
領域９が埋込まれている。そのドーピングは領域７より
も高い。
構成されている。このサイリスタはｎドーピングされた
中間領域１を有しており、この中間領域１にばｐドーピ
ングされたカソードヘース領域２が隣接している。カソ
ードベース領域２内にはｎドーピングされたカソードエ
ミッタ領域４が埋込まれている。領域２．４はカソード
電極６によって電気的に結合されており、これによって
対称形サイリスタによって公知であるカソード側短絡が
形成される。中間領域１のアノード側にはＰドーピング
されたアノード側外側領域７が続いている。対称形サイ
リスタにおいてはこの外側領域７はエミッタ領域として
作用する。外側領域７内には外側領域７の導電形の別の
領域９が埋込まれている。そのドーピングは領域７より
も高い。
さらに、領域７内にはｎドーピングされた領域１０が埋
込まれており、この領域１０は領域９よりも深く外側領
域７よりも浅い。領域１０は領域９の一部分が外側領域
７に隣接するように領域９に重畳される。領域９と領域
７との間のｐｎ接合は１３で表され、領域１０と領域７
との間のｐｎ接合は１２で表され、領域１と領域７との
間のｐｎ接合は８で表されている。ｊソみ及びドーピン
グ並びにその厚みにわたるドーピングの分布は両側とも
等しい。ｐｎ接合３とｐｎ接合８とは従っ−Ｃ等しい逆
電圧を受入れる。
込まれており、この領域１０は領域９よりも深く外側領
域７よりも浅い。領域１０は領域９の一部分が外側領域
７に隣接するように領域９に重畳される。領域９と領域
７との間のｐｎ接合は１３で表され、領域１０と領域７
との間のｐｎ接合は１２で表され、領域１と領域７との
間のｐｎ接合は８で表されている。ｊソみ及びドーピン
グ並びにその厚みにわたるドーピングの分布は両側とも
等しい。ｐｎ接合３とｐｎ接合８とは従っ−Ｃ等しい逆
電圧を受入れる。
第１図には、低電流密度の際にアノードＡに至る負電荷
キャリヤの取る経路が矢印１４によって示されている。
キャリヤの取る経路が矢印１４によって示されている。
このような低電流密度は例えば点弧期間中に生じる。負
電荷キャリヤはその際領域１から主に直接領域７および
領域９内へ流れる。
電荷キャリヤはその際領域１から主に直接領域７および
領域９内へ流れる。
ｐｎ接合１２は阻止され、アノード側短絡は充分に効果
を発揮しない。
を発揮しない。
高電流密度の際にはｐｎ接合１２は電荷キャリヤにより
あふれ、負電荷キャリヤは領域９内に流入すると共にｐ
ｎ接合を通って領域１０内に流入する。この場合には領
域９．１０間にアノード電極１１を介して形成された短
絡が有効となる。ごの短絡は外側領域７のエミ、り効率
を悪化させる。
あふれ、負電荷キャリヤは領域９内に流入すると共にｐ
ｎ接合を通って領域１０内に流入する。この場合には領
域９．１０間にアノード電極１１を介して形成された短
絡が有効となる。ごの短絡は外側領域７のエミ、り効率
を悪化させる。
それによって、アノード側短絡を持たないサイリスタで
測定されることであるが、外側領域７から微少の正電荷
キャリヤが中間領域１内へ放出される。即ち、少数キャ
リヤのアノード側集中が低減させられ、これによりキャ
リヤ蓄積電荷が減少させられる。
測定されることであるが、外側領域７から微少の正電荷
キャリヤが中間領域１内へ放出される。即ち、少数キャ
リヤのアノード側集中が低減させられ、これによりキャ
リヤ蓄積電荷が減少させられる。
第３図には、アノードＡにカソードに比較して負の電位
が印加される場合に、転流時の少数電荷キャリヤのアノ
ード側経路が図示されている。正電荷キャリヤは矢印１
６で示されているように中間領域１から領域９へ吸引さ
れ、ｐｎ接合８は逆電圧を受入れる。この状態は順方向
逆電圧を受入れる通常のサイリスタの位相の間、例えば
ｄｕ／ｄｔまたはターンオフ負荷の間と同じである。
が印加される場合に、転流時の少数電荷キャリヤのアノ
ード側経路が図示されている。正電荷キャリヤは矢印１
６で示されているように中間領域１から領域９へ吸引さ
れ、ｐｎ接合８は逆電圧を受入れる。この状態は順方向
逆電圧を受入れる通常のサイリスタの位相の間、例えば
ｄｕ／ｄｔまたはターンオフ負荷の間と同じである。
第１図ないし第３図に示された実施例においては、短絡
は領域９と領域１０とがアノード電極１１によって直接
結合されることにより形成されている。しかしながら、
第４図に示されているように、領域９と領域１０とが電
気的に互いに分離された電極１７．１８によって電気的
に結合されるようにすることも可能である。電極１７は
回路装置２０を介して電極１８に接続されている。この
回路装置２０は例えば抵抗、スイッチ、受動または可制
御半導体デバイス、もしくは複合回路装置を含み、これ
らの助けによって短絡が運転状態に応じて形成される。
は領域９と領域１０とがアノード電極１１によって直接
結合されることにより形成されている。しかしながら、
第４図に示されているように、領域９と領域１０とが電
気的に互いに分離された電極１７．１８によって電気的
に結合されるようにすることも可能である。電極１７は
回路装置２０を介して電極１８に接続されている。この
回路装置２０は例えば抵抗、スイッチ、受動または可制
御半導体デバイス、もしくは複合回路装置を含み、これ
らの助けによって短絡が運転状態に応じて形成される。
第５図に示された実施例は、第４図および第１図ないし
第３図に示された実施例とは、領域９が電極１７による
外に電極２１によっても電気的に結合され、この電極２
１は領域１０とも電気的に結合されている点で、本質的
に相違している。電極１７．２１は互いに間隔を有して
いる。領域９の対応する部分はそれゆえ集積抵抗２２を
形成しており、従って領域９と領域１０との間には直接
短絡が形成されるのではなく、抵抗結合が形成される。
第３図に示された実施例とは、領域９が電極１７による
外に電極２１によっても電気的に結合され、この電極２
１は領域１０とも電気的に結合されている点で、本質的
に相違している。電極１７．２１は互いに間隔を有して
いる。領域９の対応する部分はそれゆえ集積抵抗２２を
形成しており、従って領域９と領域１０との間には直接
短絡が形成されるのではなく、抵抗結合が形成される。
対称形サイリスタについて述べたアノード側短絡は、例
えば穏やかなオフスイッチング挙動を得るために、アノ
ード側でキャリヤ集中が低下させられなければならない
場合には、同様にしてダイオードに対しても使用され得
る。
えば穏やかなオフスイッチング挙動を得るために、アノ
ード側でキャリヤ集中が低下させられなければならない
場合には、同様にしてダイオードに対しても使用され得
る。
対称形サイリスタについて述べたアノード側短絡は、例
えばＧＴＯサイリスタに対してフライホイールダイオー
ドとして設置されカソード側で使用される特殊なダイオ
ードにおいても変形した形で使用され得る。このような
ダイオードにおいては、高い損失を回避するために、“
電流のしっぽ°゛は素早く消去されなければならない。
えばＧＴＯサイリスタに対してフライホイールダイオー
ドとして設置されカソード側で使用される特殊なダイオ
ードにおいても変形した形で使用され得る。このような
ダイオードにおいては、高い損失を回避するために、“
電流のしっぽ°゛は素早く消去されなければならない。
電荷キャリヤ密度がカソード側においてもまたアノード
側においても低下させられると（タラインマン低下）、
両種の短絡が同時に投入され得る。
側においても低下させられると（タラインマン低下）、
両種の短絡が同時に投入され得る。
第６図に示されたダイオードは阻止層としてのカソード
側外側領域２５と、アノード側外側領域２６とが接続さ
れている中間領域２４を有している。カソード側外側領
域は中間領域２４と同じ導電形を有しており、領域２６
は中間領域２４とは逆の導電形にドーピングされている
。外側領域２５内には外側領域２５と同じ導電形の領域
２７が埋込まれている。領域２７は外側領域２５よりも
高くドーピングされている。さらに、外側領域２５内に
は外側領域２５とは逆の導電形の領域２８が埋込まれて
いる。サイリスタにおけると同様に、この領域２８は領
域２７よりも深くかつ外側領域２５よりも浅い。ダイオ
ードはカソード側ではカソード電極２９を介して、アノ
ード側ではアノード電極３２を介して電気的に結合され
る。領域２４と領域２６との間にはｐｎ接合３１が位置
しており、領域２８と領域２５との間にはｐｎ接合３０
が位置している。
側外側領域２５と、アノード側外側領域２６とが接続さ
れている中間領域２４を有している。カソード側外側領
域は中間領域２４と同じ導電形を有しており、領域２６
は中間領域２４とは逆の導電形にドーピングされている
。外側領域２５内には外側領域２５と同じ導電形の領域
２７が埋込まれている。領域２７は外側領域２５よりも
高くドーピングされている。さらに、外側領域２５内に
は外側領域２５とは逆の導電形の領域２８が埋込まれて
いる。サイリスタにおけると同様に、この領域２８は領
域２７よりも深くかつ外側領域２５よりも浅い。ダイオ
ードはカソード側ではカソード電極２９を介して、アノ
ード側ではアノード電極３２を介して電気的に結合され
る。領域２４と領域２６との間にはｐｎ接合３１が位置
しており、領域２８と領域２５との間にはｐｎ接合３０
が位置している。
ダイオードが順方向に駆動されると、サイリスタと同様
に正の電荷キャリヤがアノードエミッタ領域２６から中
間領域２４を通り矢印３３に応じて領域２７を通ってカ
ソードに流れる。電流密度が高い場合には、ｐｎ接合３
０はあふれ、電流は矢印３４に応じて領域２８を通って
カソードに至る経路を取る。それにより、ダイオードの
外側領域２５によって形成されたカソード側エミッタの
エミッタ効率、従ってキャリヤ蓄積電荷が低減させられ
る。
に正の電荷キャリヤがアノードエミッタ領域２６から中
間領域２４を通り矢印３３に応じて領域２７を通ってカ
ソードに流れる。電流密度が高い場合には、ｐｎ接合３
０はあふれ、電流は矢印３４に応じて領域２８を通って
カソードに至る経路を取る。それにより、ダイオードの
外側領域２５によって形成されたカソード側エミッタの
エミッタ効率、従ってキャリヤ蓄積電荷が低減させられ
る。
本発明はアノード側阻止層を備えたＧＴＯサイリスタに
対しても使用することができる。このような阻止層を備
えていないＧＴＯサイリスタは導電形がアノード側エミ
ノク領域の導電形と逆である領域によって形成された単
純なアノード側短絡を有する。このエミッタ領域と中間
領域との間に高ドーピングされた阻止層が位置すると、
アノード側板導電率が高くなる。それにも拘わらすＧＴ
Ｏサイリスタを低電流で点弧できるようにするためには
、短絡を形成する区域が互いに大きな間隔を持たなけれ
ばならない。しかしながら、通常のカソード短絡と同様
に短絡はそのために高電流密度の際には充分に効果を発
揮しない。
対しても使用することができる。このような阻止層を備
えていないＧＴＯサイリスタは導電形がアノード側エミ
ノク領域の導電形と逆である領域によって形成された単
純なアノード側短絡を有する。このエミッタ領域と中間
領域との間に高ドーピングされた阻止層が位置すると、
アノード側板導電率が高くなる。それにも拘わらすＧＴ
Ｏサイリスタを低電流で点弧できるようにするためには
、短絡を形成する区域が互いに大きな間隔を持たなけれ
ばならない。しかしながら、通常のカソード短絡と同様
に短絡はそのために高電流密度の際には充分に効果を発
揮しない。
第７図には短絡効果が維持されるＧＴＯサイリスタが示
されている。中間領域１には阻止層として作用する外側
領域３６がアノード側で接続されている。阻止層は中間
領域１と同じ導電形を有するが、この中間領域１よりも
高くドーピングされている。阻止層３６内にはアノード
エミッタ領域として使われる逆導電影領域３７が埋込ま
れている。アノード側表面には阻止層３６と同じ導電形
を有する別の領域３８が埋込まれている。阻止層３６に
はこの別の領域３８が重畳している。領域３７．３８は
アノード電極１１によって共通に電気的結合される。
されている。中間領域１には阻止層として作用する外側
領域３６がアノード側で接続されている。阻止層は中間
領域１と同じ導電形を有するが、この中間領域１よりも
高くドーピングされている。阻止層３６内にはアノード
エミッタ領域として使われる逆導電影領域３７が埋込ま
れている。アノード側表面には阻止層３６と同じ導電形
を有する別の領域３８が埋込まれている。阻止層３６に
はこの別の領域３８が重畳している。領域３７．３８は
アノード電極１１によって共通に電気的結合される。
領域３７の面積は半導体基体のアノード側面積の少なく
とも９０％、例えば９８％の大きさである。これによっ
てＧＴＯサイリスタを点弧する際の電流は第１図と同様
に領域３６を通り領域３８を介して電極１１に至る経路
を取る。即ち、低電流密度の際には短絡を生せしめる領
域はアノード面積の２％の大きさである。点弧電流は従
って相応し′Ｃ低く保たれる。別の領域３８は全部合わ
せてアノード面積の１０％〜７０％の面積を有する。
とも９０％、例えば９８％の大きさである。これによっ
てＧＴＯサイリスタを点弧する際の電流は第１図と同様
に領域３６を通り領域３８を介して電極１１に至る経路
を取る。即ち、低電流密度の際には短絡を生せしめる領
域はアノード面積の２％の大きさである。点弧電流は従
って相応し′Ｃ低く保たれる。別の領域３８は全部合わ
せてアノード面積の１０％〜７０％の面積を有する。
高電流密度の際には正孔電流は第２図と同し経路を取り
、その場合例えば正孔電流は全電流の５０％の大きさで
短絡部を通って流れ、アノード側キャリヤ電荷密度は相
応して低く保たれる。
、その場合例えば正孔電流は全電流の５０％の大きさで
短絡部を通って流れ、アノード側キャリヤ電荷密度は相
応して低く保たれる。
第１図は本発明による対称形サイリスタの断面図、第２
図および第３図は所定の駆動位相の期間中図示された電
流の流れを有する第１図に図示されたサイリスタの部分
断面図、第４図は第３図に示されたサイリスタの変形例
を示す断面図、第５図は他の実施例を示す断面図、第６
図はダイオードの断面図、第７図は本発明による短絡部
を備えたＧＴＯザイリスタの断面図である。 １・・・中間領域 ７・・・外側領域 ９・・・別の領域 １０・・・ｎドーピングされた領域 １１・・・電極 １７・・・電極 １８・・・電極 ５− ２５・・・外側領域 ３６・・・外側領域 ３Ｂ・・・別の領域
図および第３図は所定の駆動位相の期間中図示された電
流の流れを有する第１図に図示されたサイリスタの部分
断面図、第４図は第３図に示されたサイリスタの変形例
を示す断面図、第５図は他の実施例を示す断面図、第６
図はダイオードの断面図、第７図は本発明による短絡部
を備えたＧＴＯザイリスタの断面図である。 １・・・中間領域 ７・・・外側領域 ９・・・別の領域 １０・・・ｎドーピングされた領域 １１・・・電極 １７・・・電極 １８・・・電極 ５− ２５・・・外側領域 ３６・・・外側領域 ３Ｂ・・・別の領域
Claims (1)
- 【特許請求の範囲】 〔１〕弱ドーピングされた中間領域と、それに接続され
て強ドーピングされた第１の導電形の外側領域と、この
外側領域と外側領域内に配設されて半導体基体の表面に
隣接する第２の導電形の領域との間の短絡部とを備えた
半導体基体を有する半導体デバイスにおいて、 ａ）前記外側領域（７）内には前記半導体 基体の表面に隣接して別の領域（９）が埋込まれ、 ｂ）この別の領域は第１の導電形であり、 かつ前記外側領域よりも高ドーピングされ、ｃ）前記別
の領域（９）は前記外側領域（ ７）よりも浅く、 ｄ）前記外側領域内に配設された第２の導 電形の領域（１０）は前記別の領域（９）よりも深く、
別の領域の面の一部分が前記外側領域に隣接するように
前記別の領域に部分的に重畳し、 ｅ）前記別の領域と第２の導電形の領域と は、これらの領域を電気的に間接または直接に互いに結
合する少なくとも１個の電極を備える ことを特徴とする半導体デバイス。 〔２〕前記外側領域（７）は、対称形阻止サイリスタの
アノード側エミッタ領域であることを特徴とする請求項
１記載の半導体デバイス。 〔３〕前記別の領域（９）の電極（１７）は抵抗を介し
て第２の導電形の領域（１０）の電極（１８）に接続さ
れることを特徴とする請求項２記載の半導体デバイス。 〔４〕前記別の領域の電極は制御可能なスイッチを介し
て第２の導電形の領域の電極と互いに接続されることを
特徴とする請求項２記載の半導体デバイス。 〔５〕前記別の領域の電極は半導体デバイスを介して第
２の導電形の領域の電極と互いに接続されることを特徴
とする請求項２記載の半導体デバイス。 〔６〕前記外側領域（７）はダイオードのアノード側エ
ミッタ領域であることを特徴とする請求項１記載の半導
体デバイス。 〔７〕前記外側領域（２５）はダイオードのカソード側
阻止層であることを特徴とする請求項１記載の半導体デ
バイス。 〔８〕前記外側領域（３６）はＧＴＯサイリスタのアノ
ード側阻止層であることを特徴とする請求項１記載の半
導体デバイス。 〔９〕第２の導電形の領域（３７）の面積の総和は半導
体基体のアノード側面積の少なくとも９０％の大きさで
あり、前記別の領域（３８）の面積の総和は半導体基体
のアノード側面積の１０〜７０％の大きさであることを
特徴とする請求項８記載の半導体デバイス。 〔１０〕カソード側およびアノード側は短絡部が設けら
れることを特徴とする請求項６または７記載の半導体デ
バイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3939324.0 | 1989-11-28 | ||
| DE3939324A DE3939324A1 (de) | 1989-11-28 | 1989-11-28 | Leistungs-halbleiterbauelement mit emitterkurzschluessen |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03225960A true JPH03225960A (ja) | 1991-10-04 |
| JP2970774B2 JP2970774B2 (ja) | 1999-11-02 |
Family
ID=6394349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2325138A Expired - Fee Related JP2970774B2 (ja) | 1989-11-28 | 1990-11-27 | 半導体デバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5142347A (ja) |
| EP (1) | EP0430133B1 (ja) |
| JP (1) | JP2970774B2 (ja) |
| DE (2) | DE3939324A1 (ja) |
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|---|---|---|---|---|
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| DE4313170A1 (de) * | 1993-04-22 | 1994-10-27 | Abb Management Ag | Leistungshalbleiterbauelement |
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| DE102004044141A1 (de) * | 2004-09-13 | 2006-03-30 | Robert Bosch Gmbh | Halbleiteranordnung zur Spannungsbegrenzung |
| DE102007057728B4 (de) | 2007-11-30 | 2014-04-30 | Infineon Technologies Ag | Verfahren zur Herstellung eines Halbleiterbauelements mit einer Kurzschlusstruktur |
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| US10319669B2 (en) * | 2017-08-31 | 2019-06-11 | Ixys, Llc | Packaged fast inverse diode component for PFC applications |
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| DE102019124695A1 (de) * | 2019-08-01 | 2021-02-04 | Infineon Technologies Bipolar Gmbh & Co. Kg | Kurzschluss-Halbleiterbauelement und Verfahren zu dessen Betrieb |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| DE2506102C3 (de) * | 1975-02-13 | 1982-03-25 | Siemens AG, 1000 Berlin und 8000 München | Halbleitergleichrichter |
| GB2050694B (en) * | 1979-05-07 | 1983-09-28 | Nippon Telegraph & Telephone | Electrode structure for a semiconductor device |
| DE3631136A1 (de) * | 1986-09-12 | 1988-03-24 | Siemens Ag | Diode mit weichem abrissverhalten |
| JPH07109882B2 (ja) * | 1988-02-26 | 1995-11-22 | 三菱電機株式会社 | バイポーラ型半導体スイッチング装置 |
-
1989
- 1989-11-28 DE DE3939324A patent/DE3939324A1/de not_active Withdrawn
-
1990
- 1990-11-15 US US07/614,234 patent/US5142347A/en not_active Expired - Lifetime
- 1990-11-26 DE DE59007053T patent/DE59007053D1/de not_active Expired - Lifetime
- 1990-11-26 EP EP90122537A patent/EP0430133B1/de not_active Expired - Lifetime
- 1990-11-27 JP JP2325138A patent/JP2970774B2/ja not_active Expired - Fee Related
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|---|---|
| DE59007053D1 (de) | 1994-10-13 |
| US5142347A (en) | 1992-08-25 |
| EP0430133B1 (de) | 1994-09-07 |
| JP2970774B2 (ja) | 1999-11-02 |
| EP0430133A2 (de) | 1991-06-05 |
| DE3939324A1 (de) | 1991-05-29 |
| EP0430133A3 (en) | 1991-09-11 |
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