JP2851907B2 - 大阻止容量半導体素子 - Google Patents
大阻止容量半導体素子Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01L29/744—Gate-turn-off devices
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
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-
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41716—Cathode or anode electrodes for thyristors
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、パワーエレクトロニクスに関する。本発明
は、特に （ａ）半導体基板、 （ｂ）前記半導体基板において、カソード及びアノード
間の、ｎ型ベース層を有する別様にドーピングされた一
連の層と、複数のアノード側ｐ型エミッタ領域と、ｎ型
ベース層及びｐ型エミッタ領域の間に配置された障壁層
と、 （ｃ）ｐ型エミッタ領域間に配置された短絡回路接点領
域を有する複数のエミッタ短絡回路とから成る大阻止容
量半導体素子に関する。
は、特に （ａ）半導体基板、 （ｂ）前記半導体基板において、カソード及びアノード
間の、ｎ型ベース層を有する別様にドーピングされた一
連の層と、複数のアノード側ｐ型エミッタ領域と、ｎ型
ベース層及びｐ型エミッタ領域の間に配置された障壁層
と、 （ｃ）ｐ型エミッタ領域間に配置された短絡回路接点領
域を有する複数のエミッタ短絡回路とから成る大阻止容
量半導体素子に関する。
この様な素子は、例えば、1987年度の東京での第19回
固体素子及び材料会議におけるT.Ogura外の論文「ｎバ
ッファー及び新アノード短絡構造を有する6000Vゲート
ターンオフ・サイリスタ」によりよく知られている。
固体素子及び材料会議におけるT.Ogura外の論文「ｎバ
ッファー及び新アノード短絡構造を有する6000Vゲート
ターンオフ・サイリスタ」によりよく知られている。
（従来技術とその問題点） 逆バイアスPN接合を有する半導体素子が高電圧を阻止
することが出来るためには、ドーピング密度が低い方の
層の厚み及び抵抗率に関する大きさを適切に設定するこ
とが必要である。
することが出来るためには、ドーピング密度が低い方の
層の厚み及び抵抗率に関する大きさを適切に設定するこ
とが必要である。
この大きさの設定は、二つの基本的基準、即ち、PN接
合に生じる最大電界強度が与えられた値を越えないこ
と、及び、その電界が素子の二つの主面に達しないこと
を目指す。高い方の抵抗を持った層が一定にドーピング
されている非対称的構造の場合には、これは非常に厚み
が大きくて、それに対応してオン状態抵抗の大きな素子
を生み出す結果となる。
合に生じる最大電界強度が与えられた値を越えないこ
と、及び、その電界が素子の二つの主面に達しないこと
を目指す。高い方の抵抗を持った層が一定にドーピング
されている非対称的構造の場合には、これは非常に厚み
が大きくて、それに対応してオン状態抵抗の大きな素子
を生み出す結果となる。
この不都合な状況から脱する方法が暫く前から知られ
ているが、その方法によると、軽くドーピングされた層
の端部は、追加の、同極性の、もっと高度にドーピング
された層（障壁層）で終端させられる。よって、電界強
度は、表面に達する直前まで減衰することが出来ないの
で、指定された阻止電圧について必要な素子の厚みがほ
ぼ半分となる。
ているが、その方法によると、軽くドーピングされた層
の端部は、追加の、同極性の、もっと高度にドーピング
された層（障壁層）で終端させられる。よって、電界強
度は、表面に達する直前まで減衰することが出来ないの
で、指定された阻止電圧について必要な素子の厚みがほ
ぼ半分となる。
概して、GTOs等のスイッチング可能素子の厚みを小さ
くしてスイッチング損及び伝送損を小さくするために
も、障壁層構造は適当である。しかし、これらの素子
は、しばしば、所謂エミッタ短絡回路を有するアノード
側に取りつけられるが、これは電界制限層（障壁層）と
組み合わされてトリガー特性をひどく悪くする結果とな
る。
くしてスイッチング損及び伝送損を小さくするために
も、障壁層構造は適当である。しかし、これらの素子
は、しばしば、所謂エミッタ短絡回路を有するアノード
側に取りつけられるが、これは電界制限層（障壁層）と
組み合わされてトリガー特性をひどく悪くする結果とな
る。
その理由は、アノード側エミッタの直前に、より高度
にドーピングされた障壁層があるので、導電率の増大が
エミッタ効率を鋭く低下させることにある。アノードの
注入ポテンシャルより低い電圧では、大電子電流が外側
接点へ直接流される。
にドーピングされた障壁層があるので、導電率の増大が
エミッタ効率を鋭く低下させることにある。アノードの
注入ポテンシャルより低い電圧では、大電子電流が外側
接点へ直接流される。
トリガー感度について許容できるレベルまでこの効果
を小さくするために、アノード短絡回路間の横方向距離
を非常に大きくするか、或いは表面積の相対部分を非常
に小さくしなければならない。両方の場合に、低損ター
ンオフ挙動に必要な短絡回路の動作の大部分が失われ
る。例えば、6kVGTOのための障壁層と組み合わされた小
面積・円柱型アノード短絡回路を提供する変形が上記の
T.Ogura外の論文に記載されている。
を小さくするために、アノード短絡回路間の横方向距離
を非常に大きくするか、或いは表面積の相対部分を非常
に小さくしなければならない。両方の場合に、低損ター
ンオフ挙動に必要な短絡回路の動作の大部分が失われ
る。例えば、6kVGTOのための障壁層と組み合わされた小
面積・円柱型アノード短絡回路を提供する変形が上記の
T.Ogura外の論文に記載されている。
他の既知のアノード構造は、エミッタ短絡回路を完全
に必要としないが、スイッチング挙動を良好とするのに
必要なレベルまでエミッタ効率を下げることが出来る程
に高度にドーピングされた障壁層を持っている。しか
し、この思想の欠点は、それが活性素子面全体にわたっ
て同質性が特別に良好でなければならないことである。
それは、さもないと、ターンオフ過程で不均一な電流分
布が生じるからであり、これは明らかに、スイッチング
可能なパワー素子の大きな問題の一つである。
に必要としないが、スイッチング挙動を良好とするのに
必要なレベルまでエミッタ効率を下げることが出来る程
に高度にドーピングされた障壁層を持っている。しか
し、この思想の欠点は、それが活性素子面全体にわたっ
て同質性が特別に良好でなければならないことである。
それは、さもないと、ターンオフ過程で不均一な電流分
布が生じるからであり、これは明らかに、スイッチング
可能なパワー素子の大きな問題の一つである。
（発明の概要） 従って、この発明の一つの目的は、既知の解決策の欠
点を示さずに障壁層及びエミッタ短絡回路の組合せの利
点を活用する新規な大阻止容量半導体素子を提供するこ
とである。
点を示さずに障壁層及びエミッタ短絡回路の組合せの利
点を活用する新規な大阻止容量半導体素子を提供するこ
とである。
この目的は、上記の種類の素子の場合、 （ｄ）離れた障壁層領域の形の障壁層のみがｐ型エミッ
タ領域の各々を囲み、短絡回路接点領域は完全にｎ型ベ
ース層内に置かれ、 （ｅ）各短絡回路接点領域と各障壁層領域との間に中間
領域があり、この領域においてｎ型ベース層が半導体基
板のアノード側表面と出会う様にすることにより、達成
される。
タ領域の各々を囲み、短絡回路接点領域は完全にｎ型ベ
ース層内に置かれ、 （ｅ）各短絡回路接点領域と各障壁層領域との間に中間
領域があり、この領域においてｎ型ベース層が半導体基
板のアノード側表面と出会う様にすることにより、達成
される。
本発明の本質を、次の様に説明することが出来る。即
ち、エミッタ短絡回路の効率は、該短絡回路を介して外
側接点へ流れる電流に起因して、エミッタ接合の順方向
バイアスの強度により決定されることが知られている。
この電圧低下は小さいので、短絡回路経路の電気抵抗
（短絡回路抵抗）が小さければ短絡回路の動作は大き
く、これは、正しく、障壁層を設けたことにより有害な
程度まで達成されるものである。
ち、エミッタ短絡回路の効率は、該短絡回路を介して外
側接点へ流れる電流に起因して、エミッタ接合の順方向
バイアスの強度により決定されることが知られている。
この電圧低下は小さいので、短絡回路経路の電気抵抗
（短絡回路抵抗）が小さければ短絡回路の動作は大き
く、これは、正しく、障壁層を設けたことにより有害な
程度まで達成されるものである。
この抵抗を増大させるだけでなく、その値を自在に調
整するために、本発明により障壁層は全面に設けられる
のではなくてアノード側ｐ型エミッタ領域の前方に局所
的に設けられるに過ぎない。この領域では、この追加の
ドーピングにより、阻止モードの電界はエミッタ及びト
リガー注入に達し得ないこととなる。
整するために、本発明により障壁層は全面に設けられる
のではなくてアノード側ｐ型エミッタ領域の前方に局所
的に設けられるに過ぎない。この領域では、この追加の
ドーピングにより、阻止モードの電界はエミッタ及びト
リガー注入に達し得ないこととなる。
他の領域は、高度にドーピングされた短絡回路接点領
域又はｎ型ベース層の軽くドーピングされた中間領域か
ら成る。前者は電界に対して非常に鋭い境界となり、中
間領域の後者は素子表面まで達することが出来る。
域又はｎ型ベース層の軽くドーピングされた中間領域か
ら成る。前者は電界に対して非常に鋭い境界となり、中
間領域の後者は素子表面まで達することが出来る。
本発明の代表的な好適実施例においては、 （ａ）半導体基板のアノード側表面はアノード・メタラ
イゼーションで被覆され、 （ｂ）ｎ型ベース層及びアノードメタライゼーションか
らの電気的絶縁のために、半導体基板のアノード側の各
中間領域周囲は絶縁層で被覆され、且つ／又は中間領域
周囲のアノード・メタライゼーションは省略される。
イゼーションで被覆され、 （ｂ）ｎ型ベース層及びアノードメタライゼーションか
らの電気的絶縁のために、半導体基板のアノード側の各
中間領域周囲は絶縁層で被覆され、且つ／又は中間領域
周囲のアノード・メタライゼーションは省略される。
アノード・メタライゼーションと半導体基板との間の
絶縁層は、中間領域の区域の電流が金属接点へ直接流れ
るのを防止する。この点に生じる電界強度は確かに相当
強くなり得るが、約105V/cmでは該電界強度は例えばSiO
2の破壊電圧強度よりは106V/cm以上低い。
絶縁層は、中間領域の区域の電流が金属接点へ直接流れ
るのを防止する。この点に生じる電界強度は確かに相当
強くなり得るが、約105V/cmでは該電界強度は例えばSiO
2の破壊電圧強度よりは106V/cm以上低い。
本発明の構造では、短絡回路抵抗は、本質的に、局所
的障壁層領域とn+短絡回路接点領域との間の距離と、PN
接合の軽くドーピングされた側の抵抗率とにより決定さ
れる。よって、容易に制御することの出来る幾何学的量
により、この抵抗と、短絡回路の動作とを調整出来る可
能性が生じる。
的障壁層領域とn+短絡回路接点領域との間の距離と、PN
接合の軽くドーピングされた側の抵抗率とにより決定さ
れる。よって、容易に制御することの出来る幾何学的量
により、この抵抗と、短絡回路の動作とを調整出来る可
能性が生じる。
他の代表的実施例は、特許請求の範囲の欄の従属請求
項に定義されている。
項に定義されている。
本発明と、その利点の多くとは、添付図面と関連させ
て以下の詳細な説明を参照することにより一層完全に理
解されるであろう。
て以下の詳細な説明を参照することにより一層完全に理
解されるであろう。
（実施例） 本発明を説明するために、これからはゲートターンオ
フ・サイリスタ（GTO）の例を使用する。図面を参照す
る。図面においては、同じ参照数字は同一又は対応する
部分を指す。第１図は、障壁層及びエミッタ短絡回路を
備えた現状技術のGTOの構造を示す。
フ・サイリスタ（GTO）の例を使用する。図面を参照す
る。図面においては、同じ参照数字は同一又は対応する
部分を指す。第１図は、障壁層及びエミッタ短絡回路を
備えた現状技術のGTOの構造を示す。
この典型的GTOは大面積半導体基板１から成り、この
半導体基板の一方の（下側の）主面にはアノード・メタ
ライゼーション10が、他方の（上側の）主面にはゲート
・メタライゼーション３及びカソード・メタライゼーシ
ョン２が設けられている。メタライゼーション２、３及
び10に対応して、外部接点としてのカソードＫ、ゲート
Ｇ及びアノードＡがある。
半導体基板の一方の（下側の）主面にはアノード・メタ
ライゼーション10が、他方の（上側の）主面にはゲート
・メタライゼーション３及びカソード・メタライゼーシ
ョン２が設けられている。メタライゼーション２、３及
び10に対応して、外部接点としてのカソードＫ、ゲート
Ｇ及びアノードＡがある。
半導体基板１において、カソードＫ及びアノードＡの
間に一連の別様にドーピングされた層があり、それは、
n+型にドーピングされたｎ型エミッタ領域４、ｐ型にド
ーピングされたｐ型ベース層５、n-型にドーピングされ
たｎ型ベース層６、ｎ型にドーピングされた障壁層７、
この障壁層７内のp+型にドーピングされたｐ型エミッタ
領域８及びn+型にドーピングされた短絡回路接点領域９
から成る。
間に一連の別様にドーピングされた層があり、それは、
n+型にドーピングされたｎ型エミッタ領域４、ｐ型にド
ーピングされたｐ型ベース層５、n-型にドーピングされ
たｎ型ベース層６、ｎ型にドーピングされた障壁層７、
この障壁層７内のp+型にドーピングされたｐ型エミッタ
領域８及びn+型にドーピングされた短絡回路接点領域９
から成る。
ｐ型エミッタ領域８と短絡回路接点領域９との間には
短絡回路経路の各々が延びており、該短絡回路経路は、
短絡回路抵抗Rs（第１図に略図示）で特徴付けられる。
短絡回路経路は、より高度にｎ型にドーピングされた障
壁層７内に完全に延在しているので、短絡回路抵抗Rsは
割合に小さくて、短絡回路の動作は、それに応じて大き
い。その結果として、ｐ型エミッタ領域８のエミッタ効
率は、従って該素子のトリガー感度は、相当低下してい
る。
短絡回路経路の各々が延びており、該短絡回路経路は、
短絡回路抵抗Rs（第１図に略図示）で特徴付けられる。
短絡回路経路は、より高度にｎ型にドーピングされた障
壁層７内に完全に延在しているので、短絡回路抵抗Rsは
割合に小さくて、短絡回路の動作は、それに応じて大き
い。その結果として、ｐ型エミッタ領域８のエミッタ効
率は、従って該素子のトリガー感度は、相当低下してい
る。
エミッタ効率を低下させずに障壁層の電界制限動作を
得るために、本発明は、連続的障壁層を、局所的に境界
を有する障壁層領域と置き換える。その結果、第２図の
代表的実施例に示されている様なアノード側素子構成と
なる。
得るために、本発明は、連続的障壁層を、局所的に境界
を有する障壁層領域と置き換える。その結果、第２図の
代表的実施例に示されている様なアノード側素子構成と
なる。
その中の障壁層７は別々の障壁層領域7a、7bから成
り、それらは各々、短絡回路接点領域９ではなくてｐ型
エミッタ領域８を囲む。この様にして、障壁層領域7a、
7bと短絡回路接点領域９との間に、ｎ型ベース層６の低
n-ドーピングで中間層12が生じる。
り、それらは各々、短絡回路接点領域９ではなくてｐ型
エミッタ領域８を囲む。この様にして、障壁層領域7a、
7bと短絡回路接点領域９との間に、ｎ型ベース層６の低
n-ドーピングで中間層12が生じる。
その時、短絡回路抵抗Rsは、障壁層領域7a、7bから短
絡回路接点領域９までの横方向距離ｄと、ｎ型ベース層
の割合に大きな抵抗率とにより明確に決定される。よっ
て、短絡回路の好都合な抵抗状態を達成できるだけでな
くて、単純な手段によって短絡回路抵抗Rsを距離ｄの選
択により広い範囲内で調整することが出来る。
絡回路接点領域９までの横方向距離ｄと、ｎ型ベース層
の割合に大きな抵抗率とにより明確に決定される。よっ
て、短絡回路の好都合な抵抗状態を達成できるだけでな
くて、単純な手段によって短絡回路抵抗Rsを距離ｄの選
択により広い範囲内で調整することが出来る。
しかし、ｎ型ベース層６の大きな抵抗率が充分に役に
立つと分かるのは、中間領域12において半導体基板１の
表面が適切な絶縁層11（これは、例えば、SiO2から成
る）によりアノード・メタライゼーション10から電気的
に絶縁されている時だけである。絶縁層11に代えて、或
いはこれに加えて、中間領域に限定してアノード・メタ
ライゼーション10を省略することが出来る。
立つと分かるのは、中間領域12において半導体基板１の
表面が適切な絶縁層11（これは、例えば、SiO2から成
る）によりアノード・メタライゼーション10から電気的
に絶縁されている時だけである。絶縁層11に代えて、或
いはこれに加えて、中間領域に限定してアノード・メタ
ライゼーション10を省略することが出来る。
短絡回路接点領域９及びｐ型エミッタ領域８は、好ま
しくは、半導体基板１の中に約20μｍの深さに置かれ
る。障壁層領域7a、7bについては、約50μｍの深さｂが
好ましい。障壁層領域7a、7bの表面でのドーピング密度
は好ましくはその場合には約1016cm-3の値を有し、ま
た、ｎ型ベース層６の抵抗率は500Ωcmが好結果を与え
ることが分かった。
しくは、半導体基板１の中に約20μｍの深さに置かれ
る。障壁層領域7a、7bについては、約50μｍの深さｂが
好ましい。障壁層領域7a、7bの表面でのドーピング密度
は好ましくはその場合には約1016cm-3の値を有し、ま
た、ｎ型ベース層６の抵抗率は500Ωcmが好結果を与え
ることが分かった。
上記の好ましいパラメータ値を有する第２図のアノー
ド構造を基礎として、7kVの電圧でのGTOの阻止挙動を計
算した。その結果としての電界及び電位の分布が第3A図
及び第3B図にそれぞれ示されている（両図において、目
盛りは、水平方向及び垂直方向に１目盛り当たり70μｍ
である。
ド構造を基礎として、7kVの電圧でのGTOの阻止挙動を計
算した。その結果としての電界及び電位の分布が第3A図
及び第3B図にそれぞれ示されている（両図において、目
盛りは、水平方向及び垂直方向に１目盛り当たり70μｍ
である。
第3A図及び第3B図から直に分かるように、電界制限障
壁層領域7a、7bの主目的、即ち、ｐ型エミッタ領域９ま
での電界の到達の防止、が達成されている。
壁層領域7a、7bの主目的、即ち、ｐ型エミッタ領域９ま
での電界の到達の防止、が達成されている。
大阻止容量素子を製造する際に、上記のアノード構造
は追加の困難をもたらさない。障壁層領域7a、7bへの添
加物拡散時に必要なマスキングは、如何なるプロセス系
列にも容易に組み込むことが出来る。
は追加の困難をもたらさない。障壁層領域7a、7bへの添
加物拡散時に必要なマスキングは、如何なるプロセス系
列にも容易に組み込むことが出来る。
絶縁層11だけは、全活性面にわたって欠陥があっては
ならない。これらの領域からアノード・メタライゼーシ
ョン10が省略されるならば、欠陥を許容することが出来
る。
ならない。これらの領域からアノード・メタライゼーシ
ョン10が省略されるならば、欠陥を許容することが出来
る。
本書においてGTOの例を使って本発明を説明したが、
障壁層及びエミッタ短絡回路の組合せが設けられる他の
大阻止容量素子にも本発明を適用することが出来る。
障壁層及びエミッタ短絡回路の組合せが設けられる他の
大阻止容量素子にも本発明を適用することが出来る。
明らかに、本発明の色々な修正及び変形が以上の教示
に鑑みて可能である。従って、特許請求の範囲の欄の記
載内容の範囲内で、本書に詳しく記載した以外の態様で
本発明を実施することが出来る。
に鑑みて可能である。従って、特許請求の範囲の欄の記
載内容の範囲内で、本書に詳しく記載した以外の態様で
本発明を実施することが出来る。
第１図は、現状の技術による障壁層及びエミッタ短絡回
路を有するGTOの断面図である。 第２図は、本発明の好適な代表的実施例によるGTOのア
ノード構造を示す断面図である。 第3A図は、第２図の構造における、計算された電界強度
を示す。 第3B図は、第２図の構造における計算された電位分布を
示す。 図中符号： １……半導体基板、 ２……カソード・メタライゼーション、 ３……ゲート・メタライゼーション、 ４……ｎ型エミッタ、５……ｐ型ベース層、 ６……ｎ型ベース層、７……障壁層、 7a,b……障壁層領域、 ８……ｐ型エミッタ領域、９……短絡回路接点領域、 10……アノード・メタライゼーション、 11……絶縁層、12……中間領域、 Ａ……アノード、Ｋ……カソード、 Ｇ……ゲート、Rs……短絡回路抵抗、 a,b……深さ、ｄ……距離。
路を有するGTOの断面図である。 第２図は、本発明の好適な代表的実施例によるGTOのア
ノード構造を示す断面図である。 第3A図は、第２図の構造における、計算された電界強度
を示す。 第3B図は、第２図の構造における計算された電位分布を
示す。 図中符号： １……半導体基板、 ２……カソード・メタライゼーション、 ３……ゲート・メタライゼーション、 ４……ｎ型エミッタ、５……ｐ型ベース層、 ６……ｎ型ベース層、７……障壁層、 7a,b……障壁層領域、 ８……ｐ型エミッタ領域、９……短絡回路接点領域、 10……アノード・メタライゼーション、 11……絶縁層、12……中間領域、 Ａ……アノード、Ｋ……カソード、 Ｇ……ゲート、Rs……短絡回路抵抗、 a,b……深さ、ｄ……距離。
Claims (5)
- 【請求項１】大阻止容量半導体素子であって、 （ａ）半導体基板（１）、 （ｂ）前記半導体基板（１）において、カソード（Ｋ）
に割り当てられた第１の主面とアノード（Ａ）に割り当
てられた第２の主面間に、ｎ型エミッタ領域（４）を形
成する前記カソード（Ｋ）が組み込まれているｐ型ベー
ス層（５）、ｎ型ベース層（６）、アノード側の複数の
ｐ型エミッタ領域（８）及び前記ｎ型ベース層（６）と
前記ｐ型エミッタ領域（８）間に配置された障壁層
（７）を有する異なってドープされた一連の層を有し、
前記半導体基板（１）のアノード側主面は、アノード・
メタライゼーションによって覆われており、 （ｃ）前記カソード側主面の内部に入り込んでいるｐ型
ベース層（５）の領域によって形成されたゲート電極
（Ｇ）、及び （ｄ）前記ｐ型エミッタ領域（８）間に配置された、短
絡回路接点領域（９）を有するアノード側の複数のエミ
ッタ短絡回路、 を備え、 （ｅ）前記障壁層（７）は、離間した障壁層領域（7a,7
b）の形状で、ｐ型エミッタ領域（８）の各々を囲み、
一方、前記短絡回路接点領域（９）は、ｎ型ベース層
（６）内に完全に置かれ、 （ｆ）前記各短絡回路接点領域（９）と各障壁層領域
（7a,7b）との間に、中間領域（12）が存在し、この領
域においてｎ型ベース層（６）が半導体基板（１）のア
ノード側主面に出会うことを特徴とする大阻止容量半導
体素子。 - 【請求項２】ｎ型ベース層（６）とアノード・メタライ
ゼーション（10）からの電気的絶縁のために、前記半導
体基板（１）は、各中間領域（12）の周囲のアノード側
で絶縁層（11）で覆われ、及び／又は中間層（12）の周
囲のアノード・メタライゼーションが省略されることを
特徴とする請求項（１）に記載の大阻止容量半導体素
子。 - 【請求項３】前記一連の異なってドープされた層は、ゲ
ート（Ｇ）ターンオフサイリスタ（GTO）のそれに対応
することを特徴とする請求項（２）に記載の大阻止容量
半導体素子。 - 【請求項４】（ａ）前記障壁層領域（7a,7b）は、表面
において約1016cm-3のドーピング密度を示し、 （ｂ）前記短絡回路接点領域（９）及びｐ型エミッタ領
域（８）は、半導体基板（１）内に約20μｍの深さ
（ａ）に置かれ、且つ （ｃ）前記障壁層領域（7a,7b）は、半導体基板（１）
内に約50μｍの深さ（ｂ）に置かれていることを特徴と
する請求項（３）に記載の大阻止容量半導体素子。 - 【請求項５】上記ｎ型ベース層（６）の抵抗率は、約50
0Ωcmの値を有することを特徴とする請求項（３）に記
載の大阻止容量半導体素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CH1141/89-3 | 1989-03-29 | ||
| CH114189 | 1989-03-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02294073A JPH02294073A (ja) | 1990-12-05 |
| JP2851907B2 true JP2851907B2 (ja) | 1999-01-27 |
Family
ID=4203449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2080579A Expired - Lifetime JP2851907B2 (ja) | 1989-03-29 | 1990-03-28 | 大阻止容量半導体素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5017992A (ja) |
| EP (1) | EP0389942B1 (ja) |
| JP (1) | JP2851907B2 (ja) |
| DE (1) | DE59006806D1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3182262B2 (ja) * | 1993-07-12 | 2001-07-03 | 株式会社東芝 | 半導体装置 |
| DE4337209A1 (de) * | 1993-10-30 | 1995-05-04 | Abb Management Ag | Abschaltbarer Thyristor |
| DE4431294A1 (de) * | 1994-09-02 | 1996-03-07 | Abb Management Ag | Abschaltbarer Thyristor für hohe Blockierspannungen und kleiner Bauelementdicke |
| EP0717447A1 (de) * | 1994-12-13 | 1996-06-19 | Siemens Aktiengesellschaft | GTO-Thyristor |
| JP4198251B2 (ja) | 1999-01-07 | 2008-12-17 | 三菱電機株式会社 | 電力用半導体装置およびその製造方法 |
Family Cites Families (4)
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|---|---|---|---|---|
| DE3470632D1 (en) * | 1983-02-03 | 1988-05-26 | Fairchild Camera Instr Co | High voltage mos/bipolar power transistor apparatus |
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| CA1252225A (en) * | 1985-11-27 | 1989-04-04 | Sel Colak | Lateral insulated gate transistors with coupled anode and gate regions |
| JPH0821713B2 (ja) * | 1987-02-26 | 1996-03-04 | 株式会社東芝 | 導電変調型ｍｏｓｆｅｔ |
-
1990
- 1990-03-08 US US07/490,288 patent/US5017992A/en not_active Expired - Fee Related
- 1990-03-21 EP EP90105297A patent/EP0389942B1/de not_active Expired - Lifetime
- 1990-03-21 DE DE59006806T patent/DE59006806D1/de not_active Expired - Fee Related
- 1990-03-28 JP JP2080579A patent/JP2851907B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0389942B1 (de) | 1994-08-17 |
| DE59006806D1 (de) | 1994-09-22 |
| JPH02294073A (ja) | 1990-12-05 |
| EP0389942A1 (de) | 1990-10-03 |
| US5017992A (en) | 1991-05-21 |
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