JPS6248392B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はゲートターンオフ（GTO）サイリス
タのような半導体装置、特にターンオフ電流密度
およびターンオフ時間を減少させ得る改良ゲート
構造に関する。

ゲートターンオフシリコン整流器は、ゲート電
極にゲート電流パルスを流すことにより導通状態
にトリガされる点で、普通のサイリスタと同類の
４層半導体装置である。しかし普通のサイリスタ
と違つて、ゲートターンオフサイリスタは、ゲー
ト電極に逆極性の電流パルスを流すことによつて
ターンオフされ、従つて普通のサイリスタ回路の
必要スペース、コストおよび複雑さを増す特別な
転流回路素子を設ける必要がない。ゲートターン
オフサイリスタはGTOスイツチまたはGTO―
SCRとも呼ばれ、ゲート導線から電流を引き出
す逆ゲートパルスによりアノード電流をターンオ
フ（遮断）する。GTO装置は再生帰還特性をも
つているので比較的大きな逆ゲートパルスが必要
であり、特に現在開発されている大電力用装置で
はそうである。代表的には、信頼できるターンオ
フを得るためには、アノード電流の少くとも10〜
50％の大きさを有する逆ゲート電流が必要であ
る。実際、予想される最大GTOアノード電流を
遮断するために、十分に大きなゲートパルスを予
め選択し供給するのが普通になつている。

典型的には、GTO装置をターンオフするため
に逆ゲート電流を流すと、アノードとカソードと
の間に流れる電流は装置の中心部分に向かつて局
限される。具体的に説明すると、ターンオフ信号
をゲート領域に加えると、半導体装置のゲート領
域のすぐ近くの領域が最初に非導通状態となり、
電流は装置の中心に向かつて押しやられる、即ち
局限される。ターンオフが広がるにつれて、電流
密度がエミツタ（またはカソード）の中心または
その付近で増加する。導通領域が十分に小さな寸
法まで局限されたところで、装置は再生過程がす
べて断たれるので一次元的にターンオフする。ゲ
ート電極に加えられるターンオフ電流の大きさが
ターンオフを生起するには不十分なものである場
合には、装置の導通区域が極度に局部化され、過
剰な発熱もしくは電子なだれ注入作用いずれかに
よつて破壊を生じる原因となる。

ターンオフ時のカソードでの電流集中を解決す
る従来法の一つは、カソード・ゲート短絡を設け
ることであつた。かゝるカソード・ゲート短絡は
カソード電流密度を減少し、装置のdi／dt能力を
高め、装置のターンオフ時間を短くする。残念な
ことに、カソード・ゲート短絡では逆バイアス期
間、即ちGTO装置がターンオフされている時に
カソードからゲートに流れる定常電流が必要であ
る。この電流は、カソード・ゲート短絡の数次第
ではオン電流に対してかなりの割合となり、した
がつて装置自体の電力損失および望ましくない発
熱を呈する。

従つて本発明の目的は、ターンオフ時の電流集
中を減少させ、ターンオフ時間を短くし、電子な
だれ注入または発熱による二次降伏に基づく破壊
に対するしきい値を増す改良カソードまたはエミ
ツタ構造を有する、大電力制御ターンオン／ター
ンオフ固体スイツチ、即ちGTOサイリスタを提
供することにある。

本発明の他の目的は、逆バイアスターンオフ期
間にカソードからゲートに有意の流出電流が流れ
ない改良GTOサイリスタを提供することにあ
る。

本発明のさらに他の目的は、di／dtおよびdv／
dt特性を改善したGTOサイリスタを提供するこ
とにある。

本発明によれば、ターンオフ期間に電流が流れ
る面積を増すことによりターンオフ時の電流集中
を著しく軽減した改良カソードまたはエミツタ構
造を設けることによつて前記および他の目的を達
成する。本発明の１例によれば、GTO装置のエ
ミツタ（またはカソード）の中心領域にかなりの
電流が流れるのを防止するために、この中心領域
に抵抗率の増大した領域を介在させ、その上に二
酸化珪素の絶縁層を重ねる。高インピーダンスの
中心領域により電流集中を著しく減少させ、二次
降伏に基づく破壊に対するしきい値を増す。

以下、本発明の好適な実施例を図面を参照しな
がら説明する。

第１図および第２図に従来の構成のGTOサイ
リスタの概略断面図を示す。第１図には電力用
GTOサイリスタ１１を、例えば米国特許第
3609476号に記載されたタイプの相互に入り込ん
だ櫛形構造の４層シリコンpnpnスイツチとして
図示してある。図示の装置において、カソード接
点条片即ち電極１２およびアノード接点又は電極
１３をそれぞれ付着させた外側半導体層はそれぞ
れｎ２エミツタ層およびｐ１エミツタ層として知
られており、内側半導体層はｐ２ベース層および
ｎ１ベース層として知られている。ゲート接点条
片即ち電極１４はｐ２ベース層上にエミツタ条片
の両側に付着され、カソード接点条片又は電極１
２と相互に入り込む様に配置されている。

簡潔に説明すると、GTO装置のターンオフ機
構の特徴は、ゲート端子Ｇに逆ゲートパルスを加
えることによりアノード端子Ａからカソード端子
Ｃに流れるアノード電流を遮断できることであ
る。前述したように、ここでの主要な作用は、ゲ
ート端子から逆ゲート電流―ｉ_Gを流すことによ
りｐ２ベースに横方向電圧降下が生じ、これによ
りｎ２エミツタの中心付近で電流の局限または集
中が生じることである。

ゲート電極１４のすぐ近くの領域は最初に非導
通状態となる領域であり、そして電流がエミツタ
の中心に向かつて局限されていくのにつれてター
ンオフがエミツタの端部で始まり、内向きに進
み、それにつれて電流密度がエミツタの中心また
はその付近で増加する。導通領域が十分に小さな
寸法まで局限されたところで、装置は再生過程が
遮断されるので一次元的にターンオフする。前述
したように、ターンオフ時の電流密度が急激に増
加すると、装置は二次降伏を起し、過剰な発熱も
しくは電子なだれ注入作用により装置を破壊する
ことがある。

エミツタの中心における電流密度の大きさを減
少させるために、第２図に示す従来の構成の別の
GTO構造２０では、カソード・ゲート短絡を用
いる。具体的には第２図では、領域１６をｎ２エ
ミツタ領域の中心に配置し、この領域でカソード
電極１２を装置のｐ２ベース層に直接接触させ
る。カソード電極１２とエミツタ領域の中心部に
位置するｐ２ベース領域１６とを直接電気接続
（短絡または分路）することによつて、ターンオ
フ時間中のカソードの中心における電流集中が著
しく軽減される。かゝる電流集中の軽減によりタ
ーンオフ時間のみならずdi／dt能力も改善され
る。そのほかに装置のdv／dt能力が増大すると
ともに、エミツタの中心での電流集中に基づく装
置の破壊に対するしきい値が増大する。残念なこ
とに、短絡エミツタ領域の抵抗ｒ_bがカソード電
極の下側の横方向抵抗r₁より小さく、従つて逆バ
イアス「オフ」期間にカソードからゲートに定常
電流が流れる。この電流はオン電流に対しかなり
の割合となり、装置の電力損失および望ましくな
い発熱を呈する。

第３図に本発明の好適実施例の断面図を示す。
本発明においては、第２図に示された装置のカソ
ードおよびゲート間の電気的短絡の代りに、例え
ば二酸化珪素の電気絶縁層を設けて電流の流れに
対する高いインピーダンスを構成する。具体的に
は第３図に示す絶縁ゲートターンオフサイリスタ
２２においては、半導体装置の表面まで延在する
ｐ２ベース領域の中心部分１６に絶縁層１７を重
ねる。これにより上側のカソード電極１２がｐ２
ベース領域と電気的に接触するのを防止し、カソ
ード・ゲート短絡をなくす。絶縁層１７の厚さは
臨界的ではなく、約500〜10000Åとすることがで
きる。

動作の面から説明すると、第３図の絶縁GTO
サイリスタ装置においては、エミツタの中心部分
１６に電流の流れに対する高いインピーダンスを
形成することにより、ターンオフの際にエミツタ
領域の中心部分１６に電流が集中するのを軽減す
る。その結果、ターンオフ時間もこれに対応して
短くなり、二次降伏作用から生じる装置破壊が減
るので信頼性が著しく改善される。本発明に従つ
て構成されたGTO構造の特に重要な特徴は、装
置の逆バイアス「オフ」期間にカソードからゲー
トに流れる電流がなくなることである。と云うの
は、当業者であれば容易に理解できるように、絶
縁層１７は抵抗率の増大した中心領域１６と相ま
つて、漏洩電流として流れる電流を除いて、何ら
かの実質的な電流がカソードとゲート領域との間
に流れるのを防止するからである。従つて第３図
に示す本発明の実施例によれば、第２図に示す従
来装置の望ましい特性すべてが得られ、その上逆
バイアス「オフ」期間にカソードからゲートへの
流出電流がなくなる。

第３図では単一エミツタ領域が隣接ゲート領域
に対して入り込んだものとして示されているが、
大電流（即ち、数十乃至数百アンペア）を流すた
めに複数個のゲートおよびエミツタ領域を相互に
入り込んだ櫛形構造とするのが望ましいことは当
業者に自明である。しかしそのようにする場合、
アノードおよびカソード間の電流の流れを装置の
カソード表面にわたつてほゞ均一に分布させるこ
とが必要である。第４図に示す本発明の他の実施
例においては、第３図に例示したものを１つのセ
ル（素子領域）として、これを複数個互に隣接配
置して均一なターンオンおよびターンオフ特性を
有するマルチセル構造としている。特に第４図で
は、複数個のほゞ正方形のｎ２エミツタ領域をｐ
２ベース領域内に、例えば周知の拡散法によつて
形成する。第４図に示す相互接続用格子状電極１
２は、装置の全表面積のかなりの部分を覆う網目
構造をなす。その結果、カソード変位電流は極め
て小さく、ゲート電極により搬送することが出
来、これにより装置のdv／dt能力が高められ
る。また第４図に明瞭に示されているように、ｎ
２エミツタ領域の内部領域１６では、絶縁領域１
７が存在しまた領域１６自体の抵抗率が増大して
いるので、電流が流れ得ない。従つて前述したよ
うに、電流集中が著しく軽減され、これによりタ
ーンオフ時間が短くなり、二次降伏作用に基因す
る破壊も減少する。

当業者であれば理解できるように、第３図およ
び第４図に示した本発明の実施例ではｎ２エミツ
タ領域をほゞ正方形とし、ｐ２ベース領域をその
中心に半導体ウエフアの表面まで延在させている
が、これら両領域とも本発明の要旨を逸脱せぬ範
囲内で他の構成形状をとることができる。例え
ば、所望に応じてエミツタおよびゲート領域を円
形および渦巻形に相互に入り込ませ、エミツタ領
域に抵抗率の増加したまたはベース領域と同じ導
電型の領域を設けることができる。

第４図ではほかに、半導体表面における複数個
のｎ２エミツタ領域間の金属相互接続部として共
通のカソード金属化層１９が形成されている。格
子状電極１２と共通カソード金属化層１９との間
に絶縁層１８に介在させて電気的短絡を防止する
ことは勿論である。当業者であれば容易に理解で
きるように、複数の導体を互に絶縁状態で重ねて
配置することにより、高電力用半導体スイツチの
必須の必要条件である半導体ウエフアの頂部表面
および底部表面からの均一な熱除去を実現でき
る。

第５ａ図はGTOサイリスタの適用例を示す回
路図である。第５ａ図では、負荷２５を流れる電
流を制御する回路２４にpnpn絶縁ゲートターン
オフサイリスタを接続してある。第５ａ図の図示
例は絶縁ゲートターンオフサイリスタの使用例に
すぎず、他の種々の用法が可能であることが当業
者には明らかである。さらに、図示の実施例は
pnpn半導体構造に関するものであるが、npnp構
造も可能である。またシリコンのほかに所望に応
じて他の半導体材料、例えばゲルマニウムまたは
―族半導体化合物も使用できる。

要するに、本発明の絶縁ゲートターンオフサイ
リスタは、周知の従来のサイリスタより優れた性
能特性を呈する。特に電流集中およびターンオフ
時間が著しく減少し、これにより望ましくない逆
バイアス電流がなくなり、di／dtおよびdv／dt能
力が大きく増大し、二次降伏に基因する破壊に対
するしきい値が増大する。

本発明を幾つかの実施例について説明したが、
本発明の要旨を逸脱せぬ範囲内で多数の変形、変
更を加えることができる。

【図面の簡単な説明】

第１図および第２図はそれぞれ従来構造の
GTOサイリスタの概略断面図、第３図は本発明
の好適例に従つて構成されたGTOサイリスタの
概略断面図、第４図は本発明の好適例の破断斜視
図、第５ａ図はGTOサイリスタの使用例を示す
電気回路図である。 １２……カソード電極、１３……アノード電
極、１４……ゲート電極、１６……中心部分、１
７……絶縁層、１８……絶縁層、１９……カソー
ド金属化層、２２……絶縁GTOサイリスタ、ｐ
１……エミツタ層、ｐ２……ベース層、ｎ１……
ベース層、ｎ２……エミツタ層。

Claims (1)

1. 【特許請求の範囲】 １ その中に形成されたアノード領域、カソード
   領域及びゲート領域を持つ多層半導体ウエフアを
   含み、且つ該アノード領域、カソード領域、並び
   にゲート領域に夫々接続されたアノード端子、カ
   ソード端子、並びにアノード及びカソード端子間
   に電流が流れる導通状態と非導通状態との間での
   当該半導体装置のスイツチングを制御するための
   ゲート端子を持つゲートターンオフサイリスタ半
   導体装置に於て、 前記ゲート領域から実質的に中心に前記カソー
   ド領域の中に延在する所定の抵抗率の領域を有
   し、前記カソード領域は前記ゲート領域により完
   全に囲まれるようにその共通の表面から前記ゲー
   ト領域の中に延在し、前記所定の抵抗率の領域は
   前記カソード領域よりも高い抵抗率を持つてお
   り、更に、前記カソード領域を囲むように前記ゲ
   ート領域上に配置されたゲート電極と、半導体装
   置の非導通状態の間前記カソード端子から前記ゲ
   ート端子へ実質的に電流が流れないようにするた
   め前記所定の抵抗率の領域の上に重なる絶縁手段
   とを有する、電流密度及びターンオフ時間を減少
   させる改良カソード構造を特徴とするゲートター
   ンオフサイリスタ半導体装置。 ２ 前記所定の抵抗率の領域が半導体装置のゲー
   ト領域の一部を含む特許請求の範囲第１項記載の
   ゲートターンオフサイリスタ半導体装置。 ３ 前記絶縁手段が二酸化珪素によりなる特許請
   求の範囲第２項記載のゲートターンオフサイリス
   タ半導体装置。 ４ 前記二酸化珪素が約500〜10000Åの厚さを有
   する特許請求の範囲第３項記載のゲートターンオ
   フサイリスタ半導体装置。 ５ 導電型が互い違いの少なくとも３つの隣接層
   を含み、その内の中間層がｎ型ベース層として、
   外側の１つの層がｐ型アノード層として、他方の
   外側の層がｐ型ベース層としてそれぞれ機能する
   半導体ウエフアと、前記ｐ型ベース層の表面から
   その中まで延在して該ｐ型ベース層により完全に
   囲まれた、該ｐ型ベース層よりも抵抗率の小さい
   ｎ型領域とを有し、該ｎ型領域は略矩形の形状を
   持つていて前記ｐ型ベース層の中心部分を囲んで
   おり、更に、前記ｐ型ベース層の囲まれた中心部
   分の上に重なる絶縁手段と、前記アノード層、ｐ
   型ベース層及び略矩形形状のｎ型領域にそれぞれ
   電気的に接続された手段とを有し、前記ｐ型ベー
   ス層に電気的に接続された該手段が前記略矩形形
   状のｎ型領域を囲むように前記ｐ型ベース層上に
   配置された電極手段を含んでいる、ゲートターン
   オフサイリスタ半導体装置。 ６ 前記ｐ型ベース層の中へ延在するｎ型領域を
   複数個相隔てて、隣り合うように設け、各ｎ型領
   域は、夫々その中心にｐ型ベース層の一部分を囲
   んでおり、該囲まれたｐ型ベース層の部分の上に
   は夫々絶縁手段が重なつている特許請求の範囲第
   ５項記載のゲートターンオフサイリスタ半導体装
   置。 ７ 前記複数個のｎ型領域を電気的に相互接続す
   る金属化手段、および隣り合うｎ型領域間のｐ型
   ベース層表面部分に重なる別の金属化手段を設け
   た特許請求の範囲第６項記載のゲートターンオフ
   サイリスタ半導体装置。