JPS609668B2 - サイリスタ - Google Patents

Description

【発明の詳細な説明】 本発明は、外側に位置しカソードを設けられたＮェミッ
タ層と外側に位遣しアノードを設けられたＰェミッタ層
とこれらの層にそれぞれ境を接する２つのベース層とを
含む半導体ウェーハと、半導体ウェーハの境界面に配置
されＭＩＳ構造として構成された制御可能なェミッタ・
ショート部とを有し、そのェミッタ・ショート部がそれ
ぞれカソード（アノード）と接続された第１の伝導形式
の第１の半導体領域とべ‐ス層と接続された第１の伝導
形式の第２の半導体領域とこれらの領域の間に位置し半
導体ウェーハに対して電気的に絶縁されたゲートにより
おおわれている第２の伝導形式の中間層とから成ってい
るサィリスタに関するものである。

この種のサィリスタは米国特許第３２４３６６９言明細
書から公知である。

この場合、ＭＩＳ構造のゲートに制御電圧を印加すると
、カソード（アノード）と接続されたェミツタ層とそれ
に境を接するベース層との間のＰＮ接合を橋絡する短絡
回路が有効状態にされる。その結果、サィリス夕は通流
状態から阻止状態、すなわちカソードとアノードとの間
に導遠方向に電圧が印加されても実際上電流が流れない
状態へ切換えられる。阻止状態から通流状態への切換は
、両ベース層の間のＰＮ接合を低抵抗で橋絡する別のＭ
ＩＳ構造のゲートに別の制御電圧を印加することによっ
て行なわれる。他方、たとえばドイツ連邦共和国特許出
願公告第２４３８８９４号公報から、短絡ェミッタを有
するサィリスタとして、外側に位置するェミッタ領域が
隣接ベース層の部分として理解すべき複数個の短絡領域
により貴かれ、これらの短絡領域がサィリスタ・ウェー
ハの境界面まで延びそこでカソードと接続されているも
のは公知である。この公知のサィリスタの欠点として、
サィリス夕の良好な安定性、すなわち導通方向の極性を
有し部分的に非常に遠く立ち上がる電圧がァノード・カ
ソード間に生じた際の意図せざる点弧経過に対する大き
な安全性（高いｄｖ／ｄｔ耐量）、を得るために、多数
の短絡領域が設けられなければならない。しかし、短絡
領域の数が多くなると、サィリスタの点弧挙動が著しく
悪化する。必要な点弧電流が大きくなる。サィリスタの
被点弧面が横方向に全横断面に広がる速度が遅くなる。
その結果、著しいターンオン損失が生ずる。本発明の目
的は、良好な安定性を得るためェミツタ・ショートを設
けられたサイリスタをそのターンオン挙動に関して改良
することである。

この目的は、本発明によれば、Ｎェミツタ層（Ｐェミッ
夕層）がそれぞれ互いに導電接続されたカソード（アノ
ード）の部分を設けられた複数個のェミッタ領域に分割
されており、複数個の帯状ＭＩＳ構造がそれぞれェミッ
タ領域の縁部に配置されており、またＭＩＳ構造のゲー
トに制御電圧端子を介してェミッタ・ショート部を無効
状態にする電圧パルスが印加され得るようにしたことに
より達成される。本発明により得られる利点は特に、短
絡領域を有するサィリスタにくらべて良好な安定性と良
好な点弧挙動、すなわちサィリスタの全横断面にわたる
迅速かつ制御された形での点弧挙動、とを兼備し得るこ
とである。

これらの条件は、短絡領域を有するサイリス夕では、相
し、反する条件であり両立しがたい。また、両ベース層
の間のＰＮ接合の制御を行なわなくてよいので、点弧過
程の制御が公知のＭＩＳ短絡回路を有するサィリスタに
くらべてはるかに簡単である。以下、図面により本発明
を一層詳細に説明する。

第１図および第２図に示されているサィリスタはたとえ
ばドープされたシリコンから成り交互の伝導形式の半導
体層１ないし４を含む半導体ゥェーハを有する。

この場合、外側に位置するＮ伝導形の層１はＮェミツタ
層、また外側に位置するＰ伝導形の層４はＰェミッタ層
と呼ばれる。Ｐ伝導形の層２およびＮ伝導形の層３はい
わゆるベース層である。Ｐェミッタ層４はアノード端子
Ａを有するアノード５を設けられており、他方Ｎェミツ
タ層１は複数個の帯状のェミッタ領域に分割されており
、図面にはそのうち２つのヱミツタ領域のみが示されて
いる。これらのェミッタ領域は第２図には縦方向に延び
る平行な帯として示されている。ェミッタ領域１の各々
はカソードの部分６，７を設けられており、カソードの
個々の部分は互いに導電接続され、共通のカソード端子
Ｋに導かれている。第２図の線１一１に沿う横断面を示
す第１図には、半導体ゥェーハの境界面ｌａまで延びる
ようにＮェミッタ層１のなかに接合されているＰ伝導形
の半導体領域８なし、し１０が示されている。

第２図では、これらの半導体領域の表面は、図面を理解
しやすくするため、ハッチングを施して示されている。
領域８なし、し１０はそれぞれ縁部でカソードの部分６
，７により接触される。１ １および１２はベース層の
個々の領域であり、境界面ｌａまで達し、帯状のェミッ
タ領域を互いに隔離している。

領域８は第１のＰ領域を形成し、領域１１‘ま第２のＰ
領域を形成し、またその間に位置する左側のＮェミッタ
領域１の部分はＮ中間層を形成する。

境界面ｌａの上に薄い電気絶縁性の層１３、たとえばＳ
ｉ０２から成る層、が設けられており、その上にゲート
１４がＮ中間層をおおうように配置されている。部分８
，１，１１，１３および１４はＭＩＳ構造を形成する。
ＭＳ構造がディプリーション形であれば、ゲート１４に
電圧が印加されていないときにＰ伝導形の反転チャネル
１５が領域８と１ １との間の境界面ｌａに生じ、両領
域を互いに導電接続する。ゲート１４の制御電圧端子Ｇ
に正の制御電圧を印加すると、反転チャネルは消滅する
。ＭＩＳ構造がェンハンスメント形であれば、ゲートに
電圧が印加されていないときには反転チャネル１５が生
じない。反転チャネルはＧに負の制御電圧を印加したと
きに初めてゲート１４の下側のェミッタ層１の反転によ
り形成される。こうして反転チャネル１５は、端子Ｇに
印加される制御電圧と関係してベース層２を領域８従っ
てまたカソードと低抵抗で接続したり接続しなかったり
する制御可能なェミッタ・ショートとして機能する。端
子Ｇと接続された２つのゲート１７および１８を上面に
設けられている電気絶縁性の層１６、たとえばＳｉ０２
から成る層、の配置により、同様にして左側のＮェミツ
タ層１の右側の緑部におけるＭＩＳ構造９，１２，１６
および１７と右側のＮェミッタ層の左側の縁部における
ＭＩＳ構造１０，１２，１６および１８とが生ずる。

従って、第１図では、ェミッタ領域の綾部に配置された
制御可能なェミッタ・ショート部が全体で３つ設けられ
ている。しかし、第１図で右方に延びもはや図示されて
いないサィリスタの部分にも、それぞれ１つまたは２つ
の縁部のェミッタ・ショート部を設けられた別のＮェミ
ッタ領域が存在している。すべてのこれらのェミッタ・
ショート部は制御電圧端子Ｇに接続されており、またＮ
ェミッタ領域とそれぞれ接触するカソードの部分たとえ
ば６および７は互いに導電接続されてカソード端子Ｋに
導かれていることが目的にかなっている。デイブリーシ
ョン形のＭＩＳ構造ではェミツタ・ショート部は、端子
Ｇに電圧が印加されていないときに有効状態になる。

このときサィリス外ま阻止状態、すなわち端子ＡとＫと
の間に導通方向に電圧が印加されてもその間に実際上電
流が流れない状態、となる。熱的に形成された正孔はベ
ース層２からカソード‘こ導き出されるので、Ｎェミッ
タ層１から電荷キャリアがベース層２に注入されること
はない。サィリスタの安定な挙動のために、制御可能な
ェミッタ・ショート部がサィリスタ面の約０．０１％な
いし３％を占めること、すなわちェミッタ領域１が境界
面ｌａに均等に分布しているという仮定のもとに第１図
に記入されている間隔ａおよびｂ互いにほぼ１：１００
００ないし３：１００の比率であること、は目的にかな
っている。反転チャネル１５の長さとしてはたとえば２
なし、し３ぶれの値が考えられる。端子Ｇの正の電圧パ
ルスＰＩを与えると、ェミツタ・ショート部はＰＩの継
続中に限って無効状態に切換えられ、それによってサィ
リスタの点弧が行なわれる。その後、ＡおよびＫに接続
された負荷回路の負荷電流は全体的に低抵抗に切換えら
れたサイリスタを経て流れる。サィリスタのしや断はＡ
とＫとの間に導通方向に印加されている電圧のしや断に
より、または交流電圧の場合にはその次回の零交さによ
り行なわれる。いくつかの用途では、ェンハンスメント
形のＭＩＳ構造の使用が望ましい場合がある。

この場合、端子Ｇには常に負のバイアス電圧が加えられ
ており、その点弧の目的で正のパルスＰＩ‘こより相殺
または過補償される。すなわちｔ点弧過程では端子Ｇに
電圧が印加されず、または過補償の場合には正のパルス
が印加される。Ｎェミッ夕層１のかわりに、Ｐェミツ夕
層４を個々のェミッタ領域に分割し、それぞれに個々の
互いに接続されたアノードの部分を設けることもできる
。

この場合、制御可能なＰェミッタ８ショート部が形成さ
れる。第１図および第２図は、端子ＡおよびＫの記号を
交換し、また半導体部分１なし、し４および８なし、し
１０の伝導形式を先に説明した伝導形式と逆にすればト
Ｐヱミッタ層が分割された場合の説明図としても利用さ
れ得る。この場合、電圧パルスＰＩは負の極性を有する
。またＭＩＳ構造はェンハンスメント形であり、端子Ｇ
には正のバイアス電圧が加えられており〜それが負のパ
ルスＰＩにより短時間だけ補償される。第３図には本発
明の第２の実施例として、前記のＮェミツタ領域亀とな
らんで〜 カソードの別の部分１９により接触される別
のェミッタ領域ｌｂも設けられている例が示されている
。ヱミツタ領域ｌｂは、境界面ｌａまで延びそこで同様
に部分１９により接触されるベース層２の領域２０なし
、し２２により貫かれる。こうして領域２Ｑないし２２
は固定的なＮェミツ夕’ショート部を形成する。ェミッ
タ領域ｌｂの作用により第１図のサィリスタよりも大き
な負荷電流を開閉し得る第３図のサィリスタでは、固定
的なェミツタ・ショート部２０ないし２３が安定性の低
下を防止する。第３図からわかるように、点弧電極２３
は点弧電流回路ＺＩに対する端子Ｚを有するベース層２
の部分の上に設けられていてよい。本発明の１つの実施
例では、破線で示されているように、制御電圧端子Ｇは
端子Ｚとも接続されていてよい。この場合、端子Ｚで取
出し可能な点弧電圧パルスがパルスＰＩとして用いられ
る。ェミッタ領域１は、第２図に示されているように」
サィリスタの全面にわたり直線状に延びていてよく「そ
の際に場合によっては存在する点弧電極２３が同様に帯
状に構成されていることは目的にかなっている。

他方、ェミッタ領域１は同じのりングとして構成されて
いてもよく、その際には点弧電極２３はリング状ェミッ
タ領域の中心に配置されるのが有利である。この場合、
別のェミッタ領域ｌｂも同様にリング状に配置される。

【図面の簡単な説明】

第１図は本発明の第１の実施例の横断面図、第２図は第
１図の実施例の平面図、第３図は本発明の第２の実施例
の横断面図である。 １…・・。 Ｎェミッタ層「 ｌａ・・・・・・境界面、２・・・・
・・Ｐ伝導形のベース層「 ３…・・・Ｎ伝導形のベー
ス層ｔ４……Ｐヱミツ夕層、５……アノード、６，７・
……カソード、８〜亀０…・・・Ｐ伝導形の半導体領域
、１１，亀２…・・・ベース層の領域、１３…・・・絶
縁層、１４・・・・・・ゲート、１５・・…・反転チャ
ネル、１６…・・。絶縁層、】７，１８・・・・・・ゲ
ート、２０〜２２・…・０ベース層の鏡域ト２３・・・
・・・点弧電極「 Ａ・・・アノード端子、Ｇ・・・…
制御電圧端子、Ｋ……カソード端子、Ｐ１・・・・・・
電圧パルス、Ｚ・・・・・・点弧電流端子、Ｚ１・・…
・点弧電流回路。ＦＩＧＩＦＩＧ２ ＦＩＧ３

Claims (1)

1. 【特許請求の範囲】 １ 外側に位置しカソードを設けられたＮエミツタ層と
   外側に位置しアノードを設けられたＰエミツタ層とこれ
   らの層にそれぞれ境を接する２つのベース層とを含む半
   導体ウエーハと、半導体ウエーハの境界面に配置されＭ
   ＩＳ構造として構成された制御可能なエミツタ・シヨー
   ト部とを有し、そのエミツタ・シヨート部がそれぞれカ
   ソード（アノード）と接続された第１の伝導形式の第１
   の半導体領域とベース層と接続された第１の伝導形式の
   第２の半導体領域とこれらの領域の間に位置し半導体ウ
   エーハに対して電気的に絶縁されたゲートによりおおわ
   れている第２の伝導形式の中間層とから成っているサイ
   リスタにおいて、Ｎエミツタ（Ｐエミツタ層）がそれぞ
   れ互いに導電接続されたカソード（アノード）の部分を
   設けられた複数個のエミツタ領域に分割されており、複
   数個の帯状ＭＩＳ構造がそれぞれエミツタ領域の縁部に
   配置されており、またＭＩＳ構造のゲートに制御電圧端
   子を介してエミツタ・シヨート部を無効状態にする電圧
   パルスが印加され得るようにしたことを特徴とするサイ
   リスタ。 ２ 特許請求の範囲第１項に記載のサイリスタにおいて
   、ＭＩＳ構造の第１の半導体領域がそれぞれ半導体ウエ
   ーハの境界面まで延びそこでカソード（アノード）の部
   分と導電接続されるように帯状のエミツタ領域内に接合
   されており、ＭＩＳ構造の第２の半導体領域がそれぞれ
   Ｎエミツタ層（Ｐエミツタ層）に境を接し境界面まで延
   びるベース層の領域から成っており、また中間層がそれ
   ぞれ、ベース層の領域の互いに向かい合う境界面と第１
   の半導体領域との間に位置するエミツタ領域の部分から
   成っていることを特徴とするサイリスタ。 ３ 特許請求の範囲第１項または第２項に記載のサイリ
   スタにおいて、カソード（アノード）の少なくとも１つ
   の別の部分を設けられた少なくとも１つの別のＮエミツ
   タ領域（Ｐエミツタ領域）が設けられており、また前記
   の別のＮエミツタ領域（Ｐエミツタ領域）がベース層の
   少なくとも１つの別の領域により貫かれており、ベース
   層の前記の別の領域は半導体ウエーハの境界面まで延び
   そこでカソード（アノード）の前記の別の部分と接続さ
   れていることを特徴とするサイリスタ。 ４ 特許請求の範囲第１項ないし第３項のいずれかに記
   載のサイリスタにおいて、ベース層またはその１つの領
   域が点弧電流回路に対する端子を有する点弧電極を設け
   られていることを特徴とするサイリスタ。 ５ 特許請求の範囲第４項記載のサイリスタにおいて、
   点弧電流回路に対する端子がＭＩＳ構造の制御電圧端子
   と接続されていることを特徴とするサイリスタ。 ６ 特許請求の範囲第１項ないし第５項のいずれかに記
   載のサイリスタにおいて、制御電圧端子にＮエミツタ層
   （Ｐエミツタ層）のエミツタ領域の縁部に配置されたデ
   イプリーシヨン形のＭＩＳ構造から、阻止状態から通流
   状態へのサイリスタの切換を生じさせる正の（負の）電
   圧パルスが与えられることを特徴とするサイリスタ。 ７ 特許請求の範囲第５項に記載のサイリスタにおいて
   、点弧電流回路に対する端子で取出し可能な点弧電圧パ
   ルスが、Ｎエミツタ層（Ｐエミツタ層）の帯状のエミツ
   タ領域の縁部に配置されたデイプリーシヨン形のＭＩＳ
   構造の制御電圧端子に、阻止状態から通流状態へのサイ
   リスタの切換を生じさせる正の（負の）電圧パルスとし
   て与えられることを特徴とするサイリスタ。