JPH0138384B2 - - Google Patents
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- JPH0138384B2 JPH0138384B2 JP57076450A JP7645082A JPH0138384B2 JP H0138384 B2 JPH0138384 B2 JP H0138384B2 JP 57076450 A JP57076450 A JP 57076450A JP 7645082 A JP7645082 A JP 7645082A JP H0138384 B2 JPH0138384 B2 JP H0138384B2
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- semiconductor
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
- H01L29/742—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a field effect transistor
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- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
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Description
【発明の詳細な説明】
本発明は、カソードにより接触されているｎエ
ミツタとそれに境を接するｐベース層とアノード
により接触されているｐエミツタとそれに境を接
するｎベース層とを含む半導体ウエーハと、半導
体ウエーハの境界面に配置されMIS構造として構
成された制御可能なエミツタ・シヨート部とを有
し、そのエミツタ・シヨート部がそれぞれカソー
ド（アノード）とを接続された第１の伝導形の第
１の半導体領域とベース層と接続された第１の伝
導形の第２の半導体領域とこれらの半導体領域の
間に位置し半導体ウエーハに対して電気的に絶縁
されたベースによりおおわれている第２の伝導形
の半導体範囲とから成つており、ｎ（ｐ）エミツ
タが複数個のｎ（ｐ）エミツタ領域に分割されて
おり、複数個のMIS構造がそれぞれエミツタ領域
の縁部に配置されており、またゲートに制御端子
を介してエミツタ・シヨート部を無効状態にする
電圧状態にする電圧パルスが印加され得るサイリ
スタに関する。
ミツタとそれに境を接するｐベース層とアノード
により接触されているｐエミツタとそれに境を接
するｎベース層とを含む半導体ウエーハと、半導
体ウエーハの境界面に配置されMIS構造として構
成された制御可能なエミツタ・シヨート部とを有
し、そのエミツタ・シヨート部がそれぞれカソー
ド（アノード）とを接続された第１の伝導形の第
１の半導体領域とベース層と接続された第１の伝
導形の第２の半導体領域とこれらの半導体領域の
間に位置し半導体ウエーハに対して電気的に絶縁
されたベースによりおおわれている第２の伝導形
の半導体範囲とから成つており、ｎ（ｐ）エミツ
タが複数個のｎ（ｐ）エミツタ領域に分割されて
おり、複数個のMIS構造がそれぞれエミツタ領域
の縁部に配置されており、またゲートに制御端子
を介してエミツタ・シヨート部を無効状態にする
電圧状態にする電圧パルスが印加され得るサイリ
スタに関する。
このようなサイリスタは昭和55年特許願第
158062号明細書に記載されている。この場合、制
御可能なエミツタ・シヨート部はサイリスタの阻
止状態では、またはその点弧前には安定化短絡の
作用をする。それにより、たとえばアノード−カ
ソード間の阻止電圧を高い値に上昇する際または
急速に上昇する際に意図によらずして生ずる可能
性のある点弧は防止される。点弧過程の間は、エ
ミツタ・シヨート部はMIS構造の制御電圧端子に
与えられる電圧パルスにより無効状態に切換えら
れ、それによりサイリスタの点弧感度を顕著に高
めることができる。
158062号明細書に記載されている。この場合、制
御可能なエミツタ・シヨート部はサイリスタの阻
止状態では、またはその点弧前には安定化短絡の
作用をする。それにより、たとえばアノード−カ
ソード間の阻止電圧を高い値に上昇する際または
急速に上昇する際に意図によらずして生ずる可能
性のある点弧は防止される。点弧過程の間は、エ
ミツタ・シヨート部はMIS構造の制御電圧端子に
与えられる電圧パルスにより無効状態に切換えら
れ、それによりサイリスタの点弧感度を顕著に高
めることができる。
本発明の目的は、冒頭に記載した種類のサイリ
スタとして、簡単かつ容易に製作加能なものを提
供することである。
スタとして、簡単かつ容易に製作加能なものを提
供することである。
この目的は、本発明によれば、１つのMIS構造
Ｍ１の第１の半導体領域が１つのｎ（ｐ）エミツ
タ領域の縁範囲から成り、また第２の半導体領域
がｐ（ｎ）ベース層のなかに接合されかつ導電層
を介してｐ（ｎ）ベース層と接続されたｎ（ｐ）伝
導形短絡領域から形成されており、またゲートに
よりおおわれた半導体範囲がｐ（ｎ）ベース層の
部分範囲から成つていることにより達成される。
Ｍ１の第１の半導体領域が１つのｎ（ｐ）エミツ
タ領域の縁範囲から成り、また第２の半導体領域
がｐ（ｎ）ベース層のなかに接合されかつ導電層
を介してｐ（ｎ）ベース層と接続されたｎ（ｐ）伝
導形短絡領域から形成されており、またゲートに
よりおおわれた半導体範囲がｐ（ｎ）ベース層の
部分範囲から成つていることにより達成される。
本発明により得られる利点は特に、制御可能な
エミツタ・シヨート部のために必要な短絡領域の
製作が、サイリスタの各半導体領域または層の製
作のためにいずれにせよ必要とされるドーピング
過程で同時に行なわれ得るので、エミツタ・シヨ
ート部に要する追加費用が非常に小さく保たれる
ことである。
エミツタ・シヨート部のために必要な短絡領域の
製作が、サイリスタの各半導体領域または層の製
作のためにいずれにせよ必要とされるドーピング
過程で同時に行なわれ得るので、エミツタ・シヨ
ート部に要する追加費用が非常に小さく保たれる
ことである。
米国許第3243669号明細書（得にその第９図）
およびドイツ連邦共和国特許第2625917号明細書
から、単にサイリスタ高速消弧の目的で有効状態
に切換えられる制御可能なエミツタシヨート部を
有するサイリスタは公知である。これらの明細書
から公知の制御可能なエミツタ・シヨート部には
それぞれ、ｎ（ｐ）エミツタの縁範囲から成る第
１の伝導形の第１の半導体領域と、ｎ（ｐ）エミ
ツタから間隔をおいてそれに隣接するベース層の
なかに接合された第１の伝導形の第２の半導体領
域と、これらの半導体領域の間に位置し第２の伝
導形を有し被絶縁ゲートによりおおわれているベ
ース層の部分範囲とが属している。またドイツ連
邦共和国特許第2625917号明細書から、このエミ
ツタ・シヨートを点弧パルスの出起中は有効に切
換えて、点弧を防止することも公知である。しか
し、この明細書には、制御可能なエミツタ・シヨ
ート部をサイリスタの点弧前に安定短絡のために
用い特に阻止電圧の出起に関係なく有効状態に切
換え、他方において点弧過程では無効状態に切換
えることは示されていない。
およびドイツ連邦共和国特許第2625917号明細書
から、単にサイリスタ高速消弧の目的で有効状態
に切換えられる制御可能なエミツタシヨート部を
有するサイリスタは公知である。これらの明細書
から公知の制御可能なエミツタ・シヨート部には
それぞれ、ｎ（ｐ）エミツタの縁範囲から成る第
１の伝導形の第１の半導体領域と、ｎ（ｐ）エミ
ツタから間隔をおいてそれに隣接するベース層の
なかに接合された第１の伝導形の第２の半導体領
域と、これらの半導体領域の間に位置し第２の伝
導形を有し被絶縁ゲートによりおおわれているベ
ース層の部分範囲とが属している。またドイツ連
邦共和国特許第2625917号明細書から、このエミ
ツタ・シヨートを点弧パルスの出起中は有効に切
換えて、点弧を防止することも公知である。しか
し、この明細書には、制御可能なエミツタ・シヨ
ート部をサイリスタの点弧前に安定短絡のために
用い特に阻止電圧の出起に関係なく有効状態に切
換え、他方において点弧過程では無効状態に切換
えることは示されていない。
以下、図面により本発明を一層詳細に説明す
る。
る。
第１図でサイリスタの半導体ウエーハはドーブ
された半導体材料たとえばシリコンから成り、交
互の伝導形を有する複数の層が重なつている。ｎ
エミツタの部分である２つのｎエミツタ領域が１
ａおよび１ｂで示されいる。これらにｐベース層
２が境を接しており、その下側にｎベース層３お
よび同じく層状のｐエミツタ４が位置している。
ｎエミツタ領域１ａおよび１ｂは導電性材料たと
えばアルミニウムから成るカソードの部分５ａお
よび５ｂにより接触されており、両カソード部分
は共通の端子Ｋと接続されている。ｐエミツタ４
は導電性材料たとえばアルミニウムから成るアノ
ード６により接触されており、このアノードは端
子Ａを有する。ｎエミツタ領域１ａおよび１ｂ
は、半導体ウエーハの境界面７まで延びるように
ｐベース層２のなかに接合されている。
された半導体材料たとえばシリコンから成り、交
互の伝導形を有する複数の層が重なつている。ｎ
エミツタの部分である２つのｎエミツタ領域が１
ａおよび１ｂで示されいる。これらにｐベース層
２が境を接しており、その下側にｎベース層３お
よび同じく層状のｐエミツタ４が位置している。
ｎエミツタ領域１ａおよび１ｂは導電性材料たと
えばアルミニウムから成るカソードの部分５ａお
よび５ｂにより接触されており、両カソード部分
は共通の端子Ｋと接続されている。ｐエミツタ４
は導電性材料たとえばアルミニウムから成るアノ
ード６により接触されており、このアノードは端
子Ａを有する。ｎエミツタ領域１ａおよび１ｂ
は、半導体ウエーハの境界面７まで延びるように
ｐベース層２のなかに接合されている。
ｎエミツタ領域１ａの縁側にｎ伝導形の短絡領
域８および９が、同じく境界面７まで延びるよう
にｐベース層２のなかに接合されている。領域１
ａ，１ｂ，８および９が１回のドーピング過程で
同時に製作可能であることは特に有利である。ｎ
エミツタ層１ａからの領域８および９の間隔を定
める幅を有するｐベース層２の部分範囲１０およ
び１１は薄い電気絶縁性の層１２および１３によ
りおおわれており、それらの上にゲート１４およ
び１５が配置されている。これらのゲートは導電
性材料たとえば高濃度にドープされた多結晶シリ
コンから成つており、共通の制御端子Ｇと接続さ
れている。導電層１６，１７がｐベース層２と短
絡領域８および９の縁部（部分範囲１０および１
１と反対側の縁部）との間のpn接合を橋絡して
いる。ｎエミツタ領域１ａの左縁範囲はMIS構造
の第１のｎ伝導形半導体領域をなし、また短絡領
域８はその第２のｎ伝導形半導体領域をなしてい
る。MIS構造Ｍ１には、境界面７にｎ伝導形チヤ
ネル１８を有するｐ伝導形部分範囲１０、絶縁層
１２およびゲート１４も属している。同様にし
て、１ａの右縁範囲は部分９，１１，１３および
１５と共にMIS構造Ｍ２を構成しており、部分範
囲１１は境界面７にｎ伝導形チヤネル１９を有す
る。
域８および９が、同じく境界面７まで延びるよう
にｐベース層２のなかに接合されている。領域１
ａ，１ｂ，８および９が１回のドーピング過程で
同時に製作可能であることは特に有利である。ｎ
エミツタ層１ａからの領域８および９の間隔を定
める幅を有するｐベース層２の部分範囲１０およ
び１１は薄い電気絶縁性の層１２および１３によ
りおおわれており、それらの上にゲート１４およ
び１５が配置されている。これらのゲートは導電
性材料たとえば高濃度にドープされた多結晶シリ
コンから成つており、共通の制御端子Ｇと接続さ
れている。導電層１６，１７がｐベース層２と短
絡領域８および９の縁部（部分範囲１０および１
１と反対側の縁部）との間のpn接合を橋絡して
いる。ｎエミツタ領域１ａの左縁範囲はMIS構造
の第１のｎ伝導形半導体領域をなし、また短絡領
域８はその第２のｎ伝導形半導体領域をなしてい
る。MIS構造Ｍ１には、境界面７にｎ伝導形チヤ
ネル１８を有するｐ伝導形部分範囲１０、絶縁層
１２およびゲート１４も属している。同様にし
て、１ａの右縁範囲は部分９，１１，１３および
１５と共にMIS構造Ｍ２を構成しており、部分範
囲１１は境界面７にｎ伝導形チヤネル１９を有す
る。
ｎチヤネル２８および１９は、MIS構造Ｍ１お
よびＭ２がデイプリーシヨン形式であれば、制御
端子Ｇに電圧が与えられていないときに存在す
る。ｎチヤネル１８，１９は、境界面７に存在し
部分範囲１０および１１に影響する電界により形
成されている反転チヤネル、もしくは平らなｎ−
ドーピングにより直接的に境界面に生じているド
ープされたチヤネル領域である。制御端子Ｇに十
分に大きい負電圧を与えば、チヤネル１８，１９
はそれぞれ除去される（高抵抗に切換えられる）。
よびＭ２がデイプリーシヨン形式であれば、制御
端子Ｇに電圧が与えられていないときに存在す
る。ｎチヤネル１８，１９は、境界面７に存在し
部分範囲１０および１１に影響する電界により形
成されている反転チヤネル、もしくは平らなｎ−
ドーピングにより直接的に境界面に生じているド
ープされたチヤネル領域である。制御端子Ｇに十
分に大きい負電圧を与えば、チヤネル１８，１９
はそれぞれ除去される（高抵抗に切換えられる）。
こうしてMIS構造Ｍ１は一種のスイツチを形成
し、第１の切換状態（制御端子Ｇに電圧が与えら
れていないとき）ではｎエミツタ領域１ａを短絡
領域８，９と、さらに導電層１６，１７を経てｐ
ベース層２とも低抵抗で接続する。第２の切換状
態（Ｇに負電圧が与えられているとき）では、こ
の抵抗接続がしや断される（高抵抗に切換えられ
る）。こうして、MIS構造Ｍ１は導電層１６を含
めてサイリスタの第１の制御可能なエミツタ・シ
ヨート部をなし、MIS構造Ｍ２は導電層１７を含
めてサイリスタの第２の制御可能なエミツタ・シ
ヨート部をなす。
し、第１の切換状態（制御端子Ｇに電圧が与えら
れていないとき）ではｎエミツタ領域１ａを短絡
領域８，９と、さらに導電層１６，１７を経てｐ
ベース層２とも低抵抗で接続する。第２の切換状
態（Ｇに負電圧が与えられているとき）では、こ
の抵抗接続がしや断される（高抵抗に切換えられ
る）。こうして、MIS構造Ｍ１は導電層１６を含
めてサイリスタの第１の制御可能なエミツタ・シ
ヨート部をなし、MIS構造Ｍ２は導電層１７を含
めてサイリスタの第２の制御可能なエミツタ・シ
ヨート部をなす。
ｎエミツタ領域１ｂの縁側には、同様にして、
別の短絡領域２２および２３が設けられており、
絶縁層２４，２５、ゲート２６，２７およびエミ
ツタ領域１ｂの縁範囲と共にMIS構造Ｍ３および
Ｍ４を構成している。ゲート２６および２７は同
様に制御端子Ｇと接続されている。導電性１７は
第１図で右方に短絡領域２２とｐベース層２との
間のpn接合をも短絡する位置まで延長しており、
他方導電層３０が短絡領域２３とｐベース層２と
の間を低抵抗で橋絡している。MIS構造Ｍ３は導
電層１７と共に第３の制御可能なエミツタ・シヨ
ート部をなし、MIS構造Ｍ４は導電層３０と共に
第４の制御可能なエミツタ・シヨート部をなす。
導電層１７は第１図で点弧電流回路の端子Ｚと接
続されている。
別の短絡領域２２および２３が設けられており、
絶縁層２４，２５、ゲート２６，２７およびエミ
ツタ領域１ｂの縁範囲と共にMIS構造Ｍ３および
Ｍ４を構成している。ゲート２６および２７は同
様に制御端子Ｇと接続されている。導電性１７は
第１図で右方に短絡領域２２とｐベース層２との
間のpn接合をも短絡する位置まで延長しており、
他方導電層３０が短絡領域２３とｐベース層２と
の間を低抵抗で橋絡している。MIS構造Ｍ３は導
電層１７と共に第３の制御可能なエミツタ・シヨ
ート部をなし、MIS構造Ｍ４は導電層３０と共に
第４の制御可能なエミツタ・シヨート部をなす。
導電層１７は第１図で点弧電流回路の端子Ｚと接
続されている。
作動中、第１図によるサイリスタの制御端子Ｇ
は点弧時点前では電圧からしや断されている。そ
の際、ｎエミツタ領域１ａおよび１ｂは制御可能
なエミツタ・シヨート部Ｍ１，１６；Ｍ２，１
７；Ｍ３，１７およびＭ４，３０を介してｐベー
ス層２とそれぞれ低抵抗で接続されている。それ
により、意図によらない点弧過程に対するサイリ
スタの安定性が保証されている。従つて、制御可
能なエミツタ・シヨート部は安定化短絡と呼ばれ
る。
は点弧時点前では電圧からしや断されている。そ
の際、ｎエミツタ領域１ａおよび１ｂは制御可能
なエミツタ・シヨート部Ｍ１，１６；Ｍ２，１
７；Ｍ３，１７およびＭ４，３０を介してｐベー
ス層２とそれぞれ低抵抗で接続されている。それ
により、意図によらない点弧過程に対するサイリ
スタの安定性が保証されている。従つて、制御可
能なエミツタ・シヨート部は安定化短絡と呼ばれ
る。
サイリスタの境界面７にできるかぎり均等に分
布して多数のエミツタ領域１ａ，１ｂ…に多数の
MIS構造Ｍ１，Ｍ２，Ｍ３，Ｍ４…が設けられる
ならば、安定性は一層高められ得る。サイリスタ
の点弧時に端子Ｚに点弧電流パルスIzが与えられ
る。同時に制御端子Ｇに点弧過程の継続中は、ｎ
チヤネル１８，１９などをそれぞれ中断する負の
電圧パルスＰ１が与えられ、それにより安定化短
絡が全点弧過程の間は無効状態に初換えられる。
それによりサイリスタの点弧感度が顕著に高めら
れる。第２図には、制御端子Ｇに作動時に与えら
れる電圧UGの時間的経過が示されている。この
図からわかるように、制御端子Ｇは、点弧過程が
進行している時間ｔ１〜ｔ２を除いて、無電圧状
態にとどまる。時間ｔ１〜ｔ２の間はたとえば−
5Vの電圧パルスＰ１が制御端子Ｇに与えられて
いる。点弧が行なわれた後、端子ＡおよびＫに接
続されている負荷電流回路の負荷電流が、低抵抗
に切換えられたサイリスタを経て流れる。サイリ
スタのしや断は、端子ＡとＫとの間にかかつてい
る電圧のしや断により、またはその電圧が交流電
圧の場合には次回の零通過により行なわれる。
布して多数のエミツタ領域１ａ，１ｂ…に多数の
MIS構造Ｍ１，Ｍ２，Ｍ３，Ｍ４…が設けられる
ならば、安定性は一層高められ得る。サイリスタ
の点弧時に端子Ｚに点弧電流パルスIzが与えられ
る。同時に制御端子Ｇに点弧過程の継続中は、ｎ
チヤネル１８，１９などをそれぞれ中断する負の
電圧パルスＰ１が与えられ、それにより安定化短
絡が全点弧過程の間は無効状態に初換えられる。
それによりサイリスタの点弧感度が顕著に高めら
れる。第２図には、制御端子Ｇに作動時に与えら
れる電圧UGの時間的経過が示されている。この
図からわかるように、制御端子Ｇは、点弧過程が
進行している時間ｔ１〜ｔ２を除いて、無電圧状
態にとどまる。時間ｔ１〜ｔ２の間はたとえば−
5Vの電圧パルスＰ１が制御端子Ｇに与えられて
いる。点弧が行なわれた後、端子ＡおよびＫに接
続されている負荷電流回路の負荷電流が、低抵抗
に切換えられたサイリスタを経て流れる。サイリ
スタのしや断は、端子ＡとＫとの間にかかつてい
る電圧のしや断により、またはその電圧が交流電
圧の場合には次回の零通過により行なわれる。
負の電圧パルスＰ１が、端子Ｚに点弧電流パル
スIZを与える際に生ずる点弧電圧から極性切換回
路３１を介して導き出されることは有利である。
極性切換回路３１はたとえば反転増幅器３２から
成り、その入力端はＺと、また出力端はＧと接続
されている。正の電流パルスIZの生起時に反転増
幅器３２の出力端から負の電圧パルスＰ１が取出
され得る。
スIZを与える際に生ずる点弧電圧から極性切換回
路３１を介して導き出されることは有利である。
極性切換回路３１はたとえば反転増幅器３２から
成り、その入力端はＺと、また出力端はＧと接続
されている。正の電流パルスIZの生起時に反転増
幅器３２の出力端から負の電圧パルスＰ１が取出
され得る。
第３図には、MIS構造Ｍ１ないしＭ４がエンハ
ンスメント形式である点で第１図と相違する本発
明の第２の実施例が示されている。この場合、制
御端子Ｇに点弧時点前には、すなわちサイリスタ
の阻止状態では、ｎ伝導形の反転チヤネル３３な
いし３６ゲート１４，１５，２６および２７のの
下側に生じさせて安定化短絡を有に切換えるため
の正の電圧UG′が与えられる。点弧過程すなわち
時間ｔ１〜ｔ２の間のみ電圧UG′が中断される。
時間ｔ１〜ｔ２の間のUG′の中断は、この時間以
外の時間に存在するUG′のレベルに負の電圧パル
スが重畳することと等価である。電圧UG′の時間
的経過は第４図に示されている。電圧UG′が端子
Ｚに生ずる点弧電圧から導き出されることは有利
である。そのために、レベルシフト機能をも有す
る極性切換回路３７が用いられている。この極性
切換回路はたとえば差動増幅器３８から成り、そ
の正入力端には端子Ｚに生ずる点弧電圧の振幅に
相当する電圧＋Ｕが与えられている。差動増幅器
３８の負入力端は端子Ｚに、またその出力端は制
御端子Ｇに接続されている。この場合、差動増幅
器３８の出力端には、点弧電圧パルスIZの生起中
のみ中断される正電圧が生ずる。
ンスメント形式である点で第１図と相違する本発
明の第２の実施例が示されている。この場合、制
御端子Ｇに点弧時点前には、すなわちサイリスタ
の阻止状態では、ｎ伝導形の反転チヤネル３３な
いし３６ゲート１４，１５，２６および２７のの
下側に生じさせて安定化短絡を有に切換えるため
の正の電圧UG′が与えられる。点弧過程すなわち
時間ｔ１〜ｔ２の間のみ電圧UG′が中断される。
時間ｔ１〜ｔ２の間のUG′の中断は、この時間以
外の時間に存在するUG′のレベルに負の電圧パル
スが重畳することと等価である。電圧UG′の時間
的経過は第４図に示されている。電圧UG′が端子
Ｚに生ずる点弧電圧から導き出されることは有利
である。そのために、レベルシフト機能をも有す
る極性切換回路３７が用いられている。この極性
切換回路はたとえば差動増幅器３８から成り、そ
の正入力端には端子Ｚに生ずる点弧電圧の振幅に
相当する電圧＋Ｕが与えられている。差動増幅器
３８の負入力端は端子Ｚに、またその出力端は制
御端子Ｇに接続されている。この場合、差動増幅
器３８の出力端には、点弧電圧パルスIZの生起中
のみ中断される正電圧が生ずる。
ｎエミツタ領域１ａ，１ｂ…はたとえば帯状に
構成されて境界面７の上を直線状に延びていてよ
く、この場合その長辺が第１図または第３図に紙
面に対して垂直に延びる。他方、ｎエミツタ領域
は円環状に構成されていてもよく、この場合には
軸線Ｓのまわりに回転対称なサイリスタが構成さ
れる。この場合には、第１図および第３図に記入
されているカソード部分５ａおよび５ｂならびに
ゲート１５および１６の接続は省略される。
構成されて境界面７の上を直線状に延びていてよ
く、この場合その長辺が第１図または第３図に紙
面に対して垂直に延びる。他方、ｎエミツタ領域
は円環状に構成されていてもよく、この場合には
軸線Ｓのまわりに回転対称なサイリスタが構成さ
れる。この場合には、第１図および第３図に記入
されているカソード部分５ａおよび５ｂならびに
ゲート１５および１６の接続は省略される。
ｎエミツタのかわりにｐエミツタが個々のｐエ
ミツタ領域に分割され、それらがアノードの互い
に導電接続された個々の部分により接触されてい
てもよい。この変形例では、制御可能なｐエミツ
タ・シヨート部が構成される。第１図ないし第４
図は、端子ＡおよびＫの記号を交換し、半導体領
域の伝導形をこれまでの説明と反対の伝導形に交
換し、また電圧または電圧パルスの極性をこれま
での説明と反対の極性に交換すれば、この変形例
の図面としても利用され得る。また、固有の点弧
電極がｐベース層の一部分に設けられ、導電層１
７のかわりに点弧電流回路の端子Ｚと接続されて
いてよい。さらに、導電層１６または３０を点弧
電極として用いることもできる。
ミツタ領域に分割され、それらがアノードの互い
に導電接続された個々の部分により接触されてい
てもよい。この変形例では、制御可能なｐエミツ
タ・シヨート部が構成される。第１図ないし第４
図は、端子ＡおよびＫの記号を交換し、半導体領
域の伝導形をこれまでの説明と反対の伝導形に交
換し、また電圧または電圧パルスの極性をこれま
での説明と反対の極性に交換すれば、この変形例
の図面としても利用され得る。また、固有の点弧
電極がｐベース層の一部分に設けられ、導電層１
７のかわりに点弧電流回路の端子Ｚと接続されて
いてよい。さらに、導電層１６または３０を点弧
電極として用いることもできる。
ｎエミツタ領域１ａおよび１ｂならびに短絡領
域８，９，２２および２３がＰベース層２のなか
に入込んでいる深さはたとえば3μｍであつても
よい。この場合、短絡領域８，９とそれに対応す
るｎエミツタ領域１ａとの間の間隔はたとえばそ
れぞれ5μｍであつてよい。第１図の紙面図の短
絡領域８，９などの横寸法はたとえばそれぞれ
10μｍであつてもよい。
域８，９，２２および２３がＰベース層２のなか
に入込んでいる深さはたとえば3μｍであつても
よい。この場合、短絡領域８，９とそれに対応す
るｎエミツタ領域１ａとの間の間隔はたとえばそ
れぞれ5μｍであつてよい。第１図の紙面図の短
絡領域８，９などの横寸法はたとえばそれぞれ
10μｍであつてもよい。
第１図または第３図によるサイリスタの半導体
ウエーハは厚みがたとえば200μｍないし１mmの
範囲にある薄板、特に円形薄板の形状を有する。
ウエーハは厚みがたとえば200μｍないし１mmの
範囲にある薄板、特に円形薄板の形状を有する。
第１図は本発明の第１の実施例の横断面図、第
２図は第１図の説明のための電圧・時間ダイアグ
ラム、第３図は本発明の第２の実施例の横断面
図、第４図は第３図の説明のための電圧−時間ダ
イアグラムである。 １ａ，１ｂ……ｎエミツタ領域、２……ｐベー
ス層、３……ｎベース層、４……ｐエミツタ、５
ａ，５ｂ……カソードの部分、６……アノード、
７……境界面、８，９……ｎ伝導形短絡領域、１
０，１１……ｐベース層の部分範囲、１２，１３
……絶縁層、１４，１５……ゲート、１６，１７
……導電層、１８，１９……ｎ伝導形チヤネル、
２２，２３……短絡領域、２４，２５……絶縁
層、２６，２７……ゲート、３０……導電層、３
１……極性切換回路、３２……反転増幅器、３３
〜３６……ｎ伝導形反転チヤネル、３７……極性
切換回路、３８……差動増幅器、Ａ……アノード
端子、Ｇ……制御端子、Ｋ……カソード端子、Ｍ
１〜Ｍ４……MIS構造、Ｚ……点弧電流パルス端
子。
２図は第１図の説明のための電圧・時間ダイアグ
ラム、第３図は本発明の第２の実施例の横断面
図、第４図は第３図の説明のための電圧−時間ダ
イアグラムである。 １ａ，１ｂ……ｎエミツタ領域、２……ｐベー
ス層、３……ｎベース層、４……ｐエミツタ、５
ａ，５ｂ……カソードの部分、６……アノード、
７……境界面、８，９……ｎ伝導形短絡領域、１
０，１１……ｐベース層の部分範囲、１２，１３
……絶縁層、１４，１５……ゲート、１６，１７
……導電層、１８，１９……ｎ伝導形チヤネル、
２２，２３……短絡領域、２４，２５……絶縁
層、２６，２７……ゲート、３０……導電層、３
１……極性切換回路、３２……反転増幅器、３３
〜３６……ｎ伝導形反転チヤネル、３７……極性
切換回路、３８……差動増幅器、Ａ……アノード
端子、Ｇ……制御端子、Ｋ……カソード端子、Ｍ
１〜Ｍ４……MIS構造、Ｚ……点弧電流パルス端
子。
Claims (1)
- １ カソードにより接触されているｎエミツタと
それに境を接するｐベース層とアノードにより接
触されているｐエミツタとそれに境を接するｎベ
ース層とを含む半導体ウエーハと、この半導体ウ
エーハの境界面に配置されMIS−FET構造とし
て構成された制御可能なエミツタ・シヨート部と
を有し、そのエミツタ・シヨート部がそれぞれカ
ソード（アノード）と接続された第１の伝導形式
の第１の半導体領域とベース層と接続された第１
の伝導形式の第２の半導体領域とこれらの半導体
領域の間に位置し半導体ウエーハに対して電気的
に絶縁されたゲートによりおおわれている第２の
伝導形式の半導体領域とから成つており、ｎ（ｐ）
エミツタが複数個のｎ（ｐ）エミツタ領域に分割
されており、複数個のMIS−FET構造がそれぞ
れエミツタ領域の縁部に配置されており、またゲ
ートに制御端子を介してエミツタ・シヨート部を
無効状態にする電圧パルスが印加され得るもので
あつて、一つのMIS−FET構造の第１の半導体
領域が一つのｎ（ｐ）エミツタ領域の縁範囲から
成り、また第２の半導体領域がｐ（ｎ）ベース層
のなかに接合されかつ導電層を介してｐ（ｎ）ベ
ース層と接続されたｎ（ｐ）伝導形短絡領域から
形成されており、またゲートによりおおわれた半
導体範囲がｐ（ｎ）ベース層の部分範囲から成る
サイリスタにおいて、ｐ（ｎ）ベース層に設けら
れた点弧電極が端子を備え、この端子が点弧電流
回路の極性切換回路を介してMIS−FET構造の
制御端子に接続されていることを特徴とするサイ
リスタ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19813118354 DE3118354A1 (de) | 1981-05-08 | 1981-05-08 | Thyristor mit steuerbaren emitterkurzschluessen und kurzschlussgebieten sowie verfahren zu seinem betrieb |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57194574A JPS57194574A (en) | 1982-11-30 |
| JPH0138384B2 true JPH0138384B2 (ja) | 1989-08-14 |
Family
ID=6131828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7645082A Granted JPS57194574A (en) | 1981-05-08 | 1982-05-07 | Thyristor |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0065174B1 (ja) |
| JP (1) | JPS57194574A (ja) |
| DE (1) | DE3118354A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3138762A1 (de) * | 1981-09-29 | 1983-04-14 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit steuerbaren emitter-kurzschluessen und zuendverstaerkung |
| DE3230741A1 (de) * | 1982-08-18 | 1984-02-23 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterschalter mit einem abschaltbaren thyristor |
| DE3330022A1 (de) * | 1983-08-19 | 1985-02-28 | Siemens AG, 1000 Berlin und 8000 München | Thyristor |
| DE3435550A1 (de) * | 1984-09-27 | 1986-04-03 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit erhoehter di/dt-festigkeit |
| JP4930342B2 (ja) * | 2007-11-19 | 2012-05-16 | 中西金属工業株式会社 | 窓開閉装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5235586A (en) * | 1975-09-12 | 1977-03-18 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5245288A (en) * | 1975-06-19 | 1977-04-09 | Asea Ab | Semiconductor device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL293292A (ja) * | 1962-06-11 | |||
| DE2835089A1 (de) * | 1978-08-10 | 1980-03-20 | Siemens Ag | Thyristor |
| DE2945366A1 (de) * | 1979-11-09 | 1981-05-14 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit steuerbaren emitter-kurzschluessen |
-
1981
- 1981-05-08 DE DE19813118354 patent/DE3118354A1/de not_active Withdrawn
-
1982
- 1982-05-03 EP EP82103785A patent/EP0065174B1/de not_active Expired
- 1982-05-07 JP JP7645082A patent/JPS57194574A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5245288A (en) * | 1975-06-19 | 1977-04-09 | Asea Ab | Semiconductor device |
| JPS5235586A (en) * | 1975-09-12 | 1977-03-18 | Mitsubishi Electric Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0065174A2 (de) | 1982-11-24 |
| EP0065174B1 (de) | 1988-05-11 |
| EP0065174A3 (en) | 1983-09-14 |
| DE3118354A1 (de) | 1982-11-25 |
| JPS57194574A (en) | 1982-11-30 |
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