JPH0138383B2 - - Google Patents
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- JPH0138383B2 JPH0138383B2 JP57075948A JP7594882A JPH0138383B2 JP H0138383 B2 JPH0138383 B2 JP H0138383B2 JP 57075948 A JP57075948 A JP 57075948A JP 7594882 A JP7594882 A JP 7594882A JP H0138383 B2 JPH0138383 B2 JP H0138383B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/747—Bidirectional devices, e.g. triacs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
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Description
【発明の詳細な説明】
本発明は、第１の電極により接触されているｎ
エミツタとそれに境を接するｐベース層と第２の
電極により接触されているｐエミツタとそれに境
を接するｎベース層とを含む半導体ウエーハと、
半導体ウエーハの境界面に配置されたMIS−
FET構造とを有し、MIS−FET構造を経て制御
可能なエミツタ・シヨート回路が形成され、その
MIS−FET構造がそれぞれ、第１の（第２の）
電極と接続された第１の伝導形式の第１の半導体
領域と、ベース層と接続された第１の伝導形式の
第２の半導体領域と、これらの領域の間に位置
し、半導体ウエーハに対して電気的に絶縁された
ゲートによりおおわれた第２の伝導形式の半導体
範囲とから成つているサイリスタに関する。
エミツタとそれに境を接するｐベース層と第２の
電極により接触されているｐエミツタとそれに境
を接するｎベース層とを含む半導体ウエーハと、
半導体ウエーハの境界面に配置されたMIS−
FET構造とを有し、MIS−FET構造を経て制御
可能なエミツタ・シヨート回路が形成され、その
MIS−FET構造がそれぞれ、第１の（第２の）
電極と接続された第１の伝導形式の第１の半導体
領域と、ベース層と接続された第１の伝導形式の
第２の半導体領域と、これらの領域の間に位置
し、半導体ウエーハに対して電気的に絶縁された
ゲートによりおおわれた第２の伝導形式の半導体
範囲とから成つているサイリスタに関する。
米国特許第3243669号明細書（特にその第９図）
およびドイツ連邦共和国特許第2625917号明細書
から、単にサイリスタの高速消弛の目的で有効状
態に切換えられる制御可能なエミツタ・シヨート
部を有するサイリスタは公知である。これらの明
細書から公知の制御可能なエミツタ・シヨート部
にはそれぞれ、ｎ（ｐ）エミツタの縁範囲から成
る第１の伝導形の第１の半導体領域と、ｎ（ｐ）
エミツタから間隔をおいてそれに隣接するベース
層のなかに接合された第１の伝導形の第２の半導
体領域と、これらの半導体領域の間に位置し第２
の伝導形を有し被絶縁ゲートによりおおわれてい
るベース層の部分範囲とが属している。これらの
MIS−FET構造を経て、ゲートを介して制御可
能なエミツタ・シヨート回路が形成される。米国
特許第32243669号によるサイリスタでは、エミツ
タ・シヨート回路はサイリスタの消弧のためのみ
有効状態に切換えられる。ドイツ連邦共和国特許
第2625917号によるサイリスタでは、エミツタ・
シヨート回路は消弧の目的で有効状態に切換えら
れるとともに、点弧パルスの供給中もサイリスタ
の点弧を防止するため有効状態に切換えられる。
およびドイツ連邦共和国特許第2625917号明細書
から、単にサイリスタの高速消弛の目的で有効状
態に切換えられる制御可能なエミツタ・シヨート
部を有するサイリスタは公知である。これらの明
細書から公知の制御可能なエミツタ・シヨート部
にはそれぞれ、ｎ（ｐ）エミツタの縁範囲から成
る第１の伝導形の第１の半導体領域と、ｎ（ｐ）
エミツタから間隔をおいてそれに隣接するベース
層のなかに接合された第１の伝導形の第２の半導
体領域と、これらの半導体領域の間に位置し第２
の伝導形を有し被絶縁ゲートによりおおわれてい
るベース層の部分範囲とが属している。これらの
MIS−FET構造を経て、ゲートを介して制御可
能なエミツタ・シヨート回路が形成される。米国
特許第32243669号によるサイリスタでは、エミツ
タ・シヨート回路はサイリスタの消弧のためのみ
有効状態に切換えられる。ドイツ連邦共和国特許
第2625917号によるサイリスタでは、エミツタ・
シヨート回路は消弧の目的で有効状態に切換えら
れるとともに、点弧パルスの供給中もサイリスタ
の点弧を防止するため有効状態に切換えられる。
制御可能なエミツタ・シヨート部を有する他の
サイリスタはたとえば昭和55年特許願第158062号
および第158063号の明細書に記載されている。
サイリスタはたとえば昭和55年特許願第158062号
および第158063号の明細書に記載されている。
エミツタとそれに境を接するベース層との間の
pn接合を短時間で有効状態に切換えるため、上
記のサイリスタにおいて制御可能なエミツタ・シ
ヨート回路をできるかぎり面積の大きいものとし
て構成することは有利である。この目的でエミツ
タは、それぞれMIS−FET構造により完全また
はほぼ完全に包囲されている複数個のエミツタ部
分領域に分割される。しかし、その場合には、個
個のエミツタ部分領域の間の中間場所およびMIS
−FET構造が占めているサイリスタ断面の部分
はサイリスタの通流状態において負荷電流の通過
面として寄与し得ない。
pn接合を短時間で有効状態に切換えるため、上
記のサイリスタにおいて制御可能なエミツタ・シ
ヨート回路をできるかぎり面積の大きいものとし
て構成することは有利である。この目的でエミツ
タは、それぞれMIS−FET構造により完全また
はほぼ完全に包囲されている複数個のエミツタ部
分領域に分割される。しかし、その場合には、個
個のエミツタ部分領域の間の中間場所およびMIS
−FET構造が占めているサイリスタ断面の部分
はサイリスタの通流状態において負荷電流の通過
面として寄与し得ない。
本発明の目的は、冒頭に記載した種類のサイリ
スタとして、非常に有効でしかも大きな面積をと
らないエミツタ・シヨート回路を有するものを提
供することである。
スタとして、非常に有効でしかも大きな面積をと
らないエミツタ・シヨート回路を有するものを提
供することである。
この目的は、本発明によれば、層状のｎ（ｐ）
エミツタが複数個の穴を有し、そのなかに半導体
ウエーハの境界面まで達するｐ（ｎ）ベース層の
部分が配置されており、ｎ（ｐ）エミツタの穴の
縁部はMIS−FET構造の第１の半導体領域によ
りそれぞれ横で包囲されており、ｎ（ｐ）エミツ
タの穴の縁部は第２の半導体領域をそれぞれ横で
包囲しており、また第１の（第２の）電極が穴を
有し、それにより、第１の半導体領域によりそれ
ぞれ横で包囲された境界面の部分が、これらの部
分に境を接する第１の半導体領域の縁範囲を含め
て、第１の（第２の）電極による接触から除外さ
れていることにより達成される。
エミツタが複数個の穴を有し、そのなかに半導体
ウエーハの境界面まで達するｐ（ｎ）ベース層の
部分が配置されており、ｎ（ｐ）エミツタの穴の
縁部はMIS−FET構造の第１の半導体領域によ
りそれぞれ横で包囲されており、ｎ（ｐ）エミツ
タの穴の縁部は第２の半導体領域をそれぞれ横で
包囲しており、また第１の（第２の）電極が穴を
有し、それにより、第１の半導体領域によりそれ
ぞれ横で包囲された境界面の部分が、これらの部
分に境を接する第１の半導体領域の縁範囲を含め
て、第１の（第２の）電極による接触から除外さ
れていることにより達成される。
本発明により得られる利点は特に、エミツタ・
シヨート回路がその効率が高いにもかかわらず、
従来の構造のサイリスタにくらべてサイリスタ断
面の占有面積がはるかに小さくてすむことであ
る。
シヨート回路がその効率が高いにもかかわらず、
従来の構造のサイリスタにくらべてサイリスタ断
面の占有面積がはるかに小さくてすむことであ
る。
以下、図面により本発明を詳細に説明する。
第１図でサイリスタの半導体ウエーハはドープ
された半導体材料たとえばシリコンから成り、交
互の伝導形を有する４つの層が重なつている。ｎ
伝導形の層１はｎエミツタ、ｐ伝導形の層２はｐ
ベース層、ｎ伝導形の層３はｎベース層、またｐ
伝導形の層４はｐエミツタと呼ばれる。ｎエミツ
タ１は半導体ウエーハの境界面５に、導電性材料
たとえばアルミニウムから成り端子Ｋと接続され
た第１の電極（カソード）６を設けられている。
ｐエミツタ４は半導体ウエーハの反対側の境界面
７に、同じく導電性材料たとえばアルミニウムか
ら成り端子Ａと接続された第２の電極（アノー
ド）８を設けられている。
された半導体材料たとえばシリコンから成り、交
互の伝導形を有する４つの層が重なつている。ｎ
伝導形の層１はｎエミツタ、ｐ伝導形の層２はｐ
ベース層、ｎ伝導形の層３はｎベース層、またｐ
伝導形の層４はｐエミツタと呼ばれる。ｎエミツ
タ１は半導体ウエーハの境界面５に、導電性材料
たとえばアルミニウムから成り端子Ｋと接続され
た第１の電極（カソード）６を設けられている。
ｐエミツタ４は半導体ウエーハの反対側の境界面
７に、同じく導電性材料たとえばアルミニウムか
ら成り端子Ａと接続された第２の電極（アノー
ド）８を設けられている。
ｎエミツタ１には穴９および１０が設けられて
いる。これらの穴は、第１図の線−に沿う断
面を示す第２図からわかるように、円形状であ
る。穴９，１０は境界面５まで延びるｐベース層
２の突起状部分１１および１２により貫かれてい
る。穴９の側縁は、ｎエミツタ１のなかに接合さ
れ半導体ウエーハの境界面５まで延びる環状のｐ
伝導形半導体領域１３により包囲されている。ｐ
伝導形半導体領域１３の内縁とｐベース層２の部
分１１との間にｎエミツタ１の環状の縁領域１４
が位置しており、この縁領域は境界面５の上に設
けられた薄い電気絶縁性の層１５によりおおわれ
ている。この絶縁層の上に、導電性材料たとえば
アルミニウムから成り制御端子Ｇと接続されたゲ
ート１６が設けられている。部分１１，１３，１
４，１５および１６はデイプリーシヨン形式の
MIS−FET構造M1を構造し、その部分１３およ
び１１はそれぞれ縁領域１４から成るｎ伝導形半
導体範囲により互いに隔離された第１および第２
のｐ伝導形半導体領域となつている。ゲート１６
に電圧が与えられていないとき、縁領域１４の直
接に境界面５と接する部分に、半導体領域１１お
よび１３を低抵抗で互いに接続するｐ伝導形チヤ
ネル１７が存在する。その際、部分１１，１７，
１３および６を経て、ｎエミツタ１とｐベース層
２との間のpn接合を低抵抗で橋絡するエミツ
タ・シヨート回路が形成される。チヤネル１７
は、境界面５に存在する電界により生ずる反転チ
ヤネルであつてもよいし、平らなｐドーピングに
より縁領域１４のなかに接合されたドーブ・チヤ
ネル領域（メタルージイ・チヤネル）であつても
よい。制御端子Ｇに正の電圧を与えると、チヤネ
ル１７は除去されまたは高抵抗に切換えられるの
で、エミツタ・シヨート回路は無効状態になる。
いる。これらの穴は、第１図の線−に沿う断
面を示す第２図からわかるように、円形状であ
る。穴９，１０は境界面５まで延びるｐベース層
２の突起状部分１１および１２により貫かれてい
る。穴９の側縁は、ｎエミツタ１のなかに接合さ
れ半導体ウエーハの境界面５まで延びる環状のｐ
伝導形半導体領域１３により包囲されている。ｐ
伝導形半導体領域１３の内縁とｐベース層２の部
分１１との間にｎエミツタ１の環状の縁領域１４
が位置しており、この縁領域は境界面５の上に設
けられた薄い電気絶縁性の層１５によりおおわれ
ている。この絶縁層の上に、導電性材料たとえば
アルミニウムから成り制御端子Ｇと接続されたゲ
ート１６が設けられている。部分１１，１３，１
４，１５および１６はデイプリーシヨン形式の
MIS−FET構造M1を構造し、その部分１３およ
び１１はそれぞれ縁領域１４から成るｎ伝導形半
導体範囲により互いに隔離された第１および第２
のｐ伝導形半導体領域となつている。ゲート１６
に電圧が与えられていないとき、縁領域１４の直
接に境界面５と接する部分に、半導体領域１１お
よび１３を低抵抗で互いに接続するｐ伝導形チヤ
ネル１７が存在する。その際、部分１１，１７，
１３および６を経て、ｎエミツタ１とｐベース層
２との間のpn接合を低抵抗で橋絡するエミツ
タ・シヨート回路が形成される。チヤネル１７
は、境界面５に存在する電界により生ずる反転チ
ヤネルであつてもよいし、平らなｐドーピングに
より縁領域１４のなかに接合されたドーブ・チヤ
ネル領域（メタルージイ・チヤネル）であつても
よい。制御端子Ｇに正の電圧を与えると、チヤネ
ル１７は除去されまたは高抵抗に切換えられるの
で、エミツタ・シヨート回路は無効状態になる。
穴１０の範囲には、同様にして、穴１０の側縁
を包囲するｐ伝導形半導体領域１８とｎエミツタ
１の縁領域１９と電気絶縁性の層２０と制御端子
Ｇに接続されたゲート２１とチヤネル２２とが存
在し、これらの部分がｐベース層２の突起状部分
１２と共にデイプリーシヨン形式のMIS−FET
構造Ｍ２を構成している。このMIS−FET構造
により部分１２，２２，１８および６を経てエミ
ツタ・シヨート回路が形成される。
を包囲するｐ伝導形半導体領域１８とｎエミツタ
１の縁領域１９と電気絶縁性の層２０と制御端子
Ｇに接続されたゲート２１とチヤネル２２とが存
在し、これらの部分がｐベース層２の突起状部分
１２と共にデイプリーシヨン形式のMIS−FET
構造Ｍ２を構成している。このMIS−FET構造
により部分１２，２２，１８および６を経てエミ
ツタ・シヨート回路が形成される。
参照数字２３を付されている円形範囲内では、
ｐベース層２はｎエミツタ層１によつても第１の
電極６によつてもおおわれておらず、境界面６ま
で延びており、そこで点弧電極２４によりおおわ
れている。この点弧電極は点弧電流回路に対する
端子Ｚと接続されている。
ｐベース層２はｎエミツタ層１によつても第１の
電極６によつてもおおわれておらず、境界面６ま
で延びており、そこで点弧電極２４によりおおわ
れている。この点弧電極は点弧電流回路に対する
端子Ｚと接続されている。
電極６は穴２６および２７を有し、これらの穴
の寸法は半導体領域１３および１８により囲まれ
た境界面５の部分が半導体領域１３および１８の
内縁範囲を含めて電極６により接触されないよう
に選定されている。第１図は第２図の線−に
よる断面を示しているので、第１図では電極６の
穴２６および２７は見えるが、点弧電極に対する
穴２５は見えない。第２図はMIS構造Ｍ１および
Ｍ２ならびに点弧電極２４を囲む半導体ウエーハ
の部分のみを示す。
の寸法は半導体領域１３および１８により囲まれ
た境界面５の部分が半導体領域１３および１８の
内縁範囲を含めて電極６により接触されないよう
に選定されている。第１図は第２図の線−に
よる断面を示しているので、第１図では電極６の
穴２６および２７は見えるが、点弧電極に対する
穴２５は見えない。第２図はMIS構造Ｍ１および
Ｍ２ならびに点弧電極２４を囲む半導体ウエーハ
の部分のみを示す。
第３図および第４図には、MIS−FET構造Ｍ
１またはＭ２の代替的な形状が示されている。第
３図には、ｎエミツタ１の四角形状の穴９′が示
されており、この穴は同様の形状のｎ伝導形半導
体領域１３′により包囲されている。この場合。
電極６の穴２６′およびゲート１６′も同様に四角
形状である。第４図には、六角形状の穴９″およ
びそれに合わされた回路部分１３″，１６″および
２６″が示されている。第３図および第４図で第
２図中の部分に相当する部分は同一の参照数字に
一重ダツシユおよび二重ダツシユ記号を付けて示
されている。
１またはＭ２の代替的な形状が示されている。第
３図には、ｎエミツタ１の四角形状の穴９′が示
されており、この穴は同様の形状のｎ伝導形半導
体領域１３′により包囲されている。この場合。
電極６の穴２６′およびゲート１６′も同様に四角
形状である。第４図には、六角形状の穴９″およ
びそれに合わされた回路部分１３″，１６″および
２６″が示されている。第３図および第４図で第
２図中の部分に相当する部分は同一の参照数字に
一重ダツシユおよび二重ダツシユ記号を付けて示
されている。
第１図によるサイリスタは複数個のMIS−
FET構造Ｍ１，Ｍ２………を有し、これらはで
きるかぎり均等に分布していること、すなわちで
きるかぎり等大の相互間隔を有することが有利で
ある。第１の接続の仕方によれば、これらのすべ
てのMIS−FET構造のゲートが、第１図に示さ
れているように、１つの共通の制御端子Ｇと接続
されている。作動時に、制御端子Ｇは点弧時点前
では電圧を与えられておらず、エミツタ・シヨー
ト回路たとえば１１，１７，１３，６はそれぞれ
有効状態に切換えられている。それにより、意図
せざる点弧過程に対するサイリスタの安定性が保
証されている。すべてのMIS−FET構造の制御
可能なエミツタ・シヨート回路は、この場合、安
定化短絡の作用をする。
FET構造Ｍ１，Ｍ２………を有し、これらはで
きるかぎり均等に分布していること、すなわちで
きるかぎり等大の相互間隔を有することが有利で
ある。第１の接続の仕方によれば、これらのすべ
てのMIS−FET構造のゲートが、第１図に示さ
れているように、１つの共通の制御端子Ｇと接続
されている。作動時に、制御端子Ｇは点弧時点前
では電圧を与えられておらず、エミツタ・シヨー
ト回路たとえば１１，１７，１３，６はそれぞれ
有効状態に切換えられている。それにより、意図
せざる点弧過程に対するサイリスタの安定性が保
証されている。すべてのMIS−FET構造の制御
可能なエミツタ・シヨート回路は、この場合、安
定化短絡の作用をする。
サイリスタの点弧のためには、端子Ｚに正の点
弧電流パルスIZが与えられ、また同時に制御端子
Ｇに点弧過程の継続中は正の電圧パルスが与えら
れ、この電圧パルスによりｐチヤネル１７，２２
などがそれぞれしや断されるので、安定化短絡が
全弧過程の間は無効状態に切換えられる。
弧電流パルスIZが与えられ、また同時に制御端子
Ｇに点弧過程の継続中は正の電圧パルスが与えら
れ、この電圧パルスによりｐチヤネル１７，２２
などがそれぞれしや断されるので、安定化短絡が
全弧過程の間は無効状態に切換えられる。
第５図には、作動時に制御端子Ｇに与えられる
制御電圧UGの時間的経過が示されている。この
図からわかるように、点弧過程が進行する時間t1
〜t2を除いて、制御端子Ｇは無端電圧状態にとど
まる。時間t1〜t2の間は、たとえば＋5Vの電圧パ
ルスＰ１が制御端子Ｇに与えられる。それにより
サイリスタの点弧感度が時間t1〜t2の間は顕著に
高められる。点弧が行なわれた後、端子Ａおよび
Ｋに接続されている負荷電流回路の負荷電流が、
低抵抗に切換えられたサイリスタを通つて流れ
る。サイリスタのしや断は、端子ＡおよびＫに与
えられている電圧のしや断により、もしくは、こ
の電圧が交流電圧であれば、その次回の零通過に
より行なわれる。
制御電圧UGの時間的経過が示されている。この
図からわかるように、点弧過程が進行する時間t1
〜t2を除いて、制御端子Ｇは無端電圧状態にとど
まる。時間t1〜t2の間は、たとえば＋5Vの電圧パ
ルスＰ１が制御端子Ｇに与えられる。それにより
サイリスタの点弧感度が時間t1〜t2の間は顕著に
高められる。点弧が行なわれた後、端子Ａおよび
Ｋに接続されている負荷電流回路の負荷電流が、
低抵抗に切換えられたサイリスタを通つて流れ
る。サイリスタのしや断は、端子ＡおよびＫに与
えられている電圧のしや断により、もしくは、こ
の電圧が交流電圧であれば、その次回の零通過に
より行なわれる。
正の電圧パルスＰ１が、端子Ｚへの点弧電流パ
ルスIZの供給時に生ずる点弧電圧から導き出され
ることは有利である。この目的で端子ＺおよびＧ
は互いに接続されている。
ルスIZの供給時に生ずる点弧電圧から導き出され
ることは有利である。この目的で端子ＺおよびＧ
は互いに接続されている。
MIS−FET構造Ｍ１，Ｍ２………がエンハン
スメント形式で構成されている場合には、第６図
に時間的経過を示すような制御電圧UG′が制御端
子Ｇに与えられる。この場合、点弧時点t1以前で
は、すなわちサイリスタの阻止状態では、たとえ
ば−5Vの負の電圧が制御端子Ｇに与えられ、そ
れによりｐ伝導形反転チヤネル１７，２２などが
形成され、安定化短絡が有効状態にされる。時間
t1〜t2、すなわち点弧過程の間だけ電圧UG′が中
断される。それにより前記と同様の作動が得られ
る。
スメント形式で構成されている場合には、第６図
に時間的経過を示すような制御電圧UG′が制御端
子Ｇに与えられる。この場合、点弧時点t1以前で
は、すなわちサイリスタの阻止状態では、たとえ
ば−5Vの負の電圧が制御端子Ｇに与えられ、そ
れによりｐ伝導形反転チヤネル１７，２２などが
形成され、安定化短絡が有効状態にされる。時間
t1〜t2、すなわち点弧過程の間だけ電圧UG′が中
断される。それにより前記と同様の作動が得られ
る。
第１図によるサイリスタの第２の接続の仕方に
よれば、第１群のMIS−FET構造のゲートはす
べて制御端子Ｇ１と接続され、第２群のMIS−
FET構造のゲートはすべて制御端子Ｇ２と接続
されている。第２群は第１群にくらべてはるかに
多数たとえば100倍の個数のMIS−FET構造を含
んでいる。この場合、第１群のMIS−FET構造
はデイプリーシヨン形式で構成され、それらの制
御端子Ｇ１に第５図による制御電圧UGを与えら
れ、他方第２群のMIS−FET構造はエンハンス
メント形式に属し、それらの制御端子Ｇ２を介し
て、第７図に時間的経過を示す制御電圧UG2を与
えられるのが有利である。この場合、制御端子Ｇ
２は、サイリスタの阻止状態、点弧過程および点
弧された状態ではそれぞれ無電圧状態にとどま
り、消弧過程すなわち時間t3〜t4の間だけ、たと
えば−5Vの振幅を有する負のパルスＰ２を与え
られる。それにより、この第２群に属するエミツ
タ・シヨート回路は有効状態に切換えられて、い
わゆる消弧短絡として作用し、それを通じて、ベ
ース層２および３から溢れた正孔は非常に速くカ
ソード６に導き出される。それによりサイリスタ
は非常に速く消弧される。
よれば、第１群のMIS−FET構造のゲートはす
べて制御端子Ｇ１と接続され、第２群のMIS−
FET構造のゲートはすべて制御端子Ｇ２と接続
されている。第２群は第１群にくらべてはるかに
多数たとえば100倍の個数のMIS−FET構造を含
んでいる。この場合、第１群のMIS−FET構造
はデイプリーシヨン形式で構成され、それらの制
御端子Ｇ１に第５図による制御電圧UGを与えら
れ、他方第２群のMIS−FET構造はエンハンス
メント形式に属し、それらの制御端子Ｇ２を介し
て、第７図に時間的経過を示す制御電圧UG2を与
えられるのが有利である。この場合、制御端子Ｇ
２は、サイリスタの阻止状態、点弧過程および点
弧された状態ではそれぞれ無電圧状態にとどま
り、消弧過程すなわち時間t3〜t4の間だけ、たと
えば−5Vの振幅を有する負のパルスＰ２を与え
られる。それにより、この第２群に属するエミツ
タ・シヨート回路は有効状態に切換えられて、い
わゆる消弧短絡として作用し、それを通じて、ベ
ース層２および３から溢れた正孔は非常に速くカ
ソード６に導き出される。それによりサイリスタ
は非常に速く消弧される。
第８図および第９図には、第１図によるサイリ
スタの変形例として２つの隣り合うMIS−FET
構造のゲートが低抵抗で接続されているサイリス
タが部分的に示されている。第８図は第９図の線
−に沿う断面を、また第９図は第８図の線
−に沿う断面を示している。第２図と異なり、
第３図のような四角形状の構造が採用されてい
る。第８図および第９図からわかるように、２つ
のMIS−FET構造Ｍ１′およびＭ２′のゲート１
６′および１６a′は導電性材料たとえばアルミニ
ウムから成る導電帯２８を介して互いに接続され
ており、この導電帯は薄い電気絶縁性の層２９に
より境界面５から隔てられている。導電帯２８は
もう１つの絶縁層３０によりおおわれていてよ
い。第８図および第９図中のそれぞれ以外の部分
は第１図および第２図中の同一参照数字を付され
ている部分は相当する。破線で記入されている接
続線３１は、ゲート１６′がもう１つの同様な導
電帯を介してもう１つのMIS−FET構造（特に
同一の群に属するもの）のゲートと接続されてい
ることを示している。破線で記入されている接続
線３１は、ゲート１６a′が他の導電帯を介して制
御端子ＧもしくはＧ１またはＧ２の１つと接続さ
れていることを示している。
スタの変形例として２つの隣り合うMIS−FET
構造のゲートが低抵抗で接続されているサイリス
タが部分的に示されている。第８図は第９図の線
−に沿う断面を、また第９図は第８図の線
−に沿う断面を示している。第２図と異なり、
第３図のような四角形状の構造が採用されてい
る。第８図および第９図からわかるように、２つ
のMIS−FET構造Ｍ１′およびＭ２′のゲート１
６′および１６a′は導電性材料たとえばアルミニ
ウムから成る導電帯２８を介して互いに接続され
ており、この導電帯は薄い電気絶縁性の層２９に
より境界面５から隔てられている。導電帯２８は
もう１つの絶縁層３０によりおおわれていてよ
い。第８図および第９図中のそれぞれ以外の部分
は第１図および第２図中の同一参照数字を付され
ている部分は相当する。破線で記入されている接
続線３１は、ゲート１６′がもう１つの同様な導
電帯を介してもう１つのMIS−FET構造（特に
同一の群に属するもの）のゲートと接続されてい
ることを示している。破線で記入されている接続
線３１は、ゲート１６a′が他の導電帯を介して制
御端子ＧもしくはＧ１またはＧ２の１つと接続さ
れていることを示している。
第１０図および第１１図には、これまでに説明
した実施例と同じくｎエミツタ１、ｐベース層
２、ｎベース層３およびｐエミツタ４を有する本
発明の第２の実施例が示されている。電極６およ
び８は第１図中の同一参照数字を付されている電
極に相当する。第１０図は第１１図の線−に
沿う断面を、また第１１図は第１０図の線−
に沿う断面を示している。この実施例では、層状
のｎエミツタ１に円形状の穴３３および３４が設
けられており、これらの穴は境界面５まで延びる
ｐベース層２の突起状部分３５および３６により
貫かれている。突起状部分３５のなかに環状のｎ
伝導形領域３７が接合されており、半導体ウエー
ハの境界面５まで延びている。境界面５で環状領
域３７は導電層３８により接触されており、この
導電層は突起状部分３５とも接触しているので、
環状領域３７の内縁における突起状部分３５と環
状領域３７との間のpn接合は低抵抗で橋絡され
ている。穴３３の縁とｎ伝導形領域３７の外縁と
の間にはｐベース層２の突起状部分３５の環状の
縁範囲３５ａが位置している。縁範囲３５ａは境
界面５の上に設けられた薄い電気絶縁性の層３９
によりおおわれている。この絶縁層の上に、導電
性材料たとえばアルミニウムから成り制御端子
Gaと接続されたゲート４０が設けられている。
した実施例と同じくｎエミツタ１、ｐベース層
２、ｎベース層３およびｐエミツタ４を有する本
発明の第２の実施例が示されている。電極６およ
び８は第１図中の同一参照数字を付されている電
極に相当する。第１０図は第１１図の線−に
沿う断面を、また第１１図は第１０図の線−
に沿う断面を示している。この実施例では、層状
のｎエミツタ１に円形状の穴３３および３４が設
けられており、これらの穴は境界面５まで延びる
ｐベース層２の突起状部分３５および３６により
貫かれている。突起状部分３５のなかに環状のｎ
伝導形領域３７が接合されており、半導体ウエー
ハの境界面５まで延びている。境界面５で環状領
域３７は導電層３８により接触されており、この
導電層は突起状部分３５とも接触しているので、
環状領域３７の内縁における突起状部分３５と環
状領域３７との間のpn接合は低抵抗で橋絡され
ている。穴３３の縁とｎ伝導形領域３７の外縁と
の間にはｐベース層２の突起状部分３５の環状の
縁範囲３５ａが位置している。縁範囲３５ａは境
界面５の上に設けられた薄い電気絶縁性の層３９
によりおおわれている。この絶縁層の上に、導電
性材料たとえばアルミニウムから成り制御端子
Gaと接続されたゲート４０が設けられている。
部分１、３５ａ，３７，３９および４０はデイ
プリーシヨン形式のMIS−FET構造Ｍ１ａを構
成し、穴３３の境となつているｎエミツタ１の範
囲と環状領域３７とはそれぞれ、縁範囲３５ａか
ら成るｐ伝導形半導体範囲により互いに隔離され
た第１および第２のｎ伝導形半導体領域をなして
いる。ゲート４０に電圧が与えられていないと
き、境界面５に位置する縁範囲３５ａの部分にｎ
伝導形チヤネル４１が存在し、それにより半導体
領域１およ３７が低抵抗で互いに接続される。部
分３８，３７および４１を経てエミツタ・シヨー
ト回路が形成され、それによりｎエミツタ１とｐ
ベース層２との間のpn接合が低抵抗で橋絡され
る。チヤネル４１は、境界面５に存在する電界に
より生ずる反転チヤネルであつてもよいし、平ら
なｎドーピングにより縁範囲３５ａのなかに接合
されたドープ・チヤネル領域（メタルージヤツ
ク・チヤネルであつてもよい。制御端子Gaに負
の電圧を与えると、チヤネル４１は除去されまた
は高抵抗に切換えられるので、エミツタ・シヨー
ト回路３８，３７および４１は無効状態になる。
プリーシヨン形式のMIS−FET構造Ｍ１ａを構
成し、穴３３の境となつているｎエミツタ１の範
囲と環状領域３７とはそれぞれ、縁範囲３５ａか
ら成るｐ伝導形半導体範囲により互いに隔離され
た第１および第２のｎ伝導形半導体領域をなして
いる。ゲート４０に電圧が与えられていないと
き、境界面５に位置する縁範囲３５ａの部分にｎ
伝導形チヤネル４１が存在し、それにより半導体
領域１およ３７が低抵抗で互いに接続される。部
分３８，３７および４１を経てエミツタ・シヨー
ト回路が形成され、それによりｎエミツタ１とｐ
ベース層２との間のpn接合が低抵抗で橋絡され
る。チヤネル４１は、境界面５に存在する電界に
より生ずる反転チヤネルであつてもよいし、平ら
なｎドーピングにより縁範囲３５ａのなかに接合
されたドープ・チヤネル領域（メタルージヤツ
ク・チヤネルであつてもよい。制御端子Gaに負
の電圧を与えると、チヤネル４１は除去されまた
は高抵抗に切換えられるので、エミツタ・シヨー
ト回路３８，３７および４１は無効状態になる。
同様にして、右側の穴３４には、突起状部分３
６のなかに接合された環状のｎ伝導形領域４２
と、突起状部分３６の環状の縁範囲３６ａと、そ
れらを橋絡する絶縁層４３とゲート４４とからな
るMIS−FET構造４２ａが構成されている。ゲ
ート４４は同様に制御端子Gaと接続されている。
部分３６と４２との間のpn接合は導電層４５に
より低抵抗で橋絡されている。デイプリーシヨン
形式に属するMIS−FET構造Ｍ２ａを経て、部
分４５，４２とゲート４４の無電圧状態で縁範囲
３６ａに存在するチヤネル４６とから成るエミツ
タ・シヨート回路が形成される。チヤネル４６
は、チヤネル４１と同様に、反転チヤネルであつ
てもよいし、境界面５への平らなｎドーピングに
より形成されたドープ・チヤネルであつてもよ
い。導電層４４は点弧電極として使用可能であ
り、この場合には点弧電流回路の端子Ｚと接続さ
れている。
６のなかに接合された環状のｎ伝導形領域４２
と、突起状部分３６の環状の縁範囲３６ａと、そ
れらを橋絡する絶縁層４３とゲート４４とからな
るMIS−FET構造４２ａが構成されている。ゲ
ート４４は同様に制御端子Gaと接続されている。
部分３６と４２との間のpn接合は導電層４５に
より低抵抗で橋絡されている。デイプリーシヨン
形式に属するMIS−FET構造Ｍ２ａを経て、部
分４５，４２とゲート４４の無電圧状態で縁範囲
３６ａに存在するチヤネル４６とから成るエミツ
タ・シヨート回路が形成される。チヤネル４６
は、チヤネル４１と同様に、反転チヤネルであつ
てもよいし、境界面５への平らなｎドーピングに
より形成されたドープ・チヤネルであつてもよ
い。導電層４４は点弧電極として使用可能であ
り、この場合には点弧電流回路の端子Ｚと接続さ
れている。
MIS−FET構造Ｍ１およびＭ２と同様に、
MIS−FET構造Ｍ１ａおよびＭ２ａも四角形状、
六角形状などに構成されていてもよい。
MIS−FET構造Ｍ１ａおよびＭ２ａも四角形状、
六角形状などに構成されていてもよい。
電極Ｇは穴４７および４８を設けられており、
これらの穴の寸法は、境界面５を穴３３および３
４ならびにそれらに境を接するｎエミツタ１の範
囲で露出させるように選定されている。
これらの穴の寸法は、境界面５を穴３３および３
４ならびにそれらに境を接するｎエミツタ１の範
囲で露出させるように選定されている。
第１０図によるサイリスタの点弧のためには、
端子Ｚに正の点弧電流パルスが与えられる。均等
に分布している複数個のMIS−FET構造Ｍ１ａ、
Ｍ２ａなどの駆動は、第１の接続の仕方による場
合には、１つの共通の制御端子Gaを介して、第
５図に示した電圧に相当しただし反対の極性を有
する制御電圧−UGにより行なわれる。それによ
り、すべてのエミツタ・シヨート回路は安定化短
絡として作用する。MIS−FET構造がエンハン
スメント形式であれば、それらの駆動を第６図に
示した電圧に相当しただし反対の極性を有する制
御電圧UG′により行なうことによつて、同一の作
用が生ずる。第２の接続の仕方では、第１群のデ
イプリーシヨン形式のMIS−FET構造たとえば
M1aなどはすべて制御端子Ｇ１ａと接続されて
おり、第２群のエンハンスメント形式のMIS−
FET構造たとえばＭ２ａなどはすべて制御端子
Ｇ２ａと接続されている（第１群にくらべて第２
群ははるかに多数のMIS−FET構造を含んでい
る）。この場合、Ｇ１ａに電圧UG（第５図参照）
を与え、かつＧ２ａに電圧−UG2（第７図参照）
を与えると、第１群のエミツタ・シヨート回路は
安定化短絡の作用をし、第２群のエミツタ・シヨ
ート回路は消弧短絡の作用をする。
端子Ｚに正の点弧電流パルスが与えられる。均等
に分布している複数個のMIS−FET構造Ｍ１ａ、
Ｍ２ａなどの駆動は、第１の接続の仕方による場
合には、１つの共通の制御端子Gaを介して、第
５図に示した電圧に相当しただし反対の極性を有
する制御電圧−UGにより行なわれる。それによ
り、すべてのエミツタ・シヨート回路は安定化短
絡として作用する。MIS−FET構造がエンハン
スメント形式であれば、それらの駆動を第６図に
示した電圧に相当しただし反対の極性を有する制
御電圧UG′により行なうことによつて、同一の作
用が生ずる。第２の接続の仕方では、第１群のデ
イプリーシヨン形式のMIS−FET構造たとえば
M1aなどはすべて制御端子Ｇ１ａと接続されて
おり、第２群のエンハンスメント形式のMIS−
FET構造たとえばＭ２ａなどはすべて制御端子
Ｇ２ａと接続されている（第１群にくらべて第２
群ははるかに多数のMIS−FET構造を含んでい
る）。この場合、Ｇ１ａに電圧UG（第５図参照）
を与え、かつＧ２ａに電圧−UG2（第７図参照）
を与えると、第１群のエミツタ・シヨート回路は
安定化短絡の作用をし、第２群のエミツタ・シヨ
ート回路は消弧短絡の作用をする。
第１２図には、第１の電極６が、これまでに説
明したサイリスタのようにカソードから成るので
はなく、内部に電流増幅機能を有するサイリスタ
の補助エミツタ電極（増幅ゲート）から成る本発
明の実施例が示されている。この場合、電極６は
ｎ伝導形補助エミツタ１と接触しており、その外
縁４９を越えてｎ伝導形主エミツタ５０の方向に
延長している。ｎ主エミツタ５０は端子Ｋと接続
されたカソード５１により接触されている。第２
の電極８はこれまでに説明した実施例と同様にア
ノードであり、端子４を有する。第１２図による
サイリスタはたとえば対称軸線５２のまわりに回
転対称に構成されている。
明したサイリスタのようにカソードから成るので
はなく、内部に電流増幅機能を有するサイリスタ
の補助エミツタ電極（増幅ゲート）から成る本発
明の実施例が示されている。この場合、電極６は
ｎ伝導形補助エミツタ１と接触しており、その外
縁４９を越えてｎ伝導形主エミツタ５０の方向に
延長している。ｎ主エミツタ５０は端子Ｋと接続
されたカソード５１により接触されている。第２
の電極８はこれまでに説明した実施例と同様にア
ノードであり、端子４を有する。第１２図による
サイリスタはたとえば対称軸線５２のまわりに回
転対称に構成されている。
第１２図による実施例で複数個のMIS−FET
構造（第１２図にはそのうち１つしか図示されて
いない）は、第１図に相当する接続の仕方では、
１つの共通の制御端子Ｇを介して電圧UG（デイプ
リーシヨン形式の構造の場合）もしくは電圧
UG′（エンハンスメント形式の構造の場合）を与
えられる。それにより、それらのエミツタ・シヨ
ート回路はｎ補助エミツタの安定化短絡として作
用し、点弧過程の間は無効状態に切換えられる。
点弧電極２４に与えられる点弧電極パルスIZによ
る点弧のかわりに、たとえば光線LSによる点弧
も行なわれ得る。この場合、電極６の穴２５の下
側に位置するｐベース層２の範囲に光の作用によ
り電荷キヤリアが形成され、その電荷キヤリアが
ｎ補助エミツタ１の境界面に到達し、ｎ補助エミ
ツタ１からｐベース層２への電荷キヤリアの放出
を生じさせ、それにより点弧が開始される。
構造（第１２図にはそのうち１つしか図示されて
いない）は、第１図に相当する接続の仕方では、
１つの共通の制御端子Ｇを介して電圧UG（デイプ
リーシヨン形式の構造の場合）もしくは電圧
UG′（エンハンスメント形式の構造の場合）を与
えられる。それにより、それらのエミツタ・シヨ
ート回路はｎ補助エミツタの安定化短絡として作
用し、点弧過程の間は無効状態に切換えられる。
点弧電極２４に与えられる点弧電極パルスIZによ
る点弧のかわりに、たとえば光線LSによる点弧
も行なわれ得る。この場合、電極６の穴２５の下
側に位置するｐベース層２の範囲に光の作用によ
り電荷キヤリアが形成され、その電荷キヤリアが
ｎ補助エミツタ１の境界面に到達し、ｎ補助エミ
ツタ１からｐベース層２への電荷キヤリアの放出
を生じさせ、それにより点弧が開始される。
第１３図による光点弧可能なサイリスタでは、
点弧のために必要とされる光線は制御可能な光源
Ｌから発せられる。すなわち、光源Ｌは端子５３
を介して与えられる点弧電流パルスにより刺激さ
れて光パルスを発する。この光パルスは導光体５
４を経てサイリスタの光活性範囲に伝達される。
第１３図でｎエミツタ１はサイリスタの主エミツ
タである。電極６は端子Ｋと接続され、カソード
をなしている。第１図と同様に構成された複数個
のMIS−FET構造は主エミツタ１のなかに接合
されている。端子Ｇに電圧UGまたはUG′が与えら
れると、これらのMIS−FET構造は同じく安定
化短絡として作用する。電圧UG（第５図）は、光
源Ｌと光学的に接触している光電変換器５５を介
して導き出されるのが有利である。
点弧のために必要とされる光線は制御可能な光源
Ｌから発せられる。すなわち、光源Ｌは端子５３
を介して与えられる点弧電流パルスにより刺激さ
れて光パルスを発する。この光パルスは導光体５
４を経てサイリスタの光活性範囲に伝達される。
第１３図でｎエミツタ１はサイリスタの主エミツ
タである。電極６は端子Ｋと接続され、カソード
をなしている。第１図と同様に構成された複数個
のMIS−FET構造は主エミツタ１のなかに接合
されている。端子Ｇに電圧UGまたはUG′が与えら
れると、これらのMIS−FET構造は同じく安定
化短絡として作用する。電圧UG（第５図）は、光
源Ｌと光学的に接触している光電変換器５５を介
して導き出されるのが有利である。
第１４図には、交互の伝導形を有する複数の半
導体層が重なつているトライアツクが示されてい
る。第１のｐ伝導形の層は第１４図の左半部を占
める第１のサイリスタのｐベース層５６と第１４
図の右半部に示されている第２のサイリスタのｐ
エミツタ５７とをなしている。ｐベース層５６お
よびｐエミツタ５７に境を接するｎ伝導形の層は
両サイリスタのｎベース層５８ａおよび５８ｂを
なしており、その下側に位置するｐ伝導形の層は
左側のサイリスタのｐエミツタ５９ａおよび右側
のサイリスタのｐベース層５９ｂを含んでいる。
ｐベース層５６のなかには第１のサイリスタのｎ
エミツタ６０が接合されており、他方ｐベース層
５９ｂのなかには第２のサイリスタのｎエミツタ
６１が接合されている。ｎエミツタ６０は端子Ｌ
１と接続された第１の電極６により接触されてい
る。右側のサイリスタのｐエミツタ５７は同じく
第１の電極６により接触されている。ｐエミツタ
５９ａおよびｎエミツタ６１は端子Ｌ２と接続さ
れた第２の電極６２により接触されている。
導体層が重なつているトライアツクが示されてい
る。第１のｐ伝導形の層は第１４図の左半部を占
める第１のサイリスタのｐベース層５６と第１４
図の右半部に示されている第２のサイリスタのｐ
エミツタ５７とをなしている。ｐベース層５６お
よびｐエミツタ５７に境を接するｎ伝導形の層は
両サイリスタのｎベース層５８ａおよび５８ｂを
なしており、その下側に位置するｐ伝導形の層は
左側のサイリスタのｐエミツタ５９ａおよび右側
のサイリスタのｐベース層５９ｂを含んでいる。
ｐベース層５６のなかには第１のサイリスタのｎ
エミツタ６０が接合されており、他方ｐベース層
５９ｂのなかには第２のサイリスタのｎエミツタ
６１が接合されている。ｎエミツタ６０は端子Ｌ
１と接続された第１の電極６により接触されてい
る。右側のサイリスタのｐエミツタ５７は同じく
第１の電極６により接触されている。ｐエミツタ
５９ａおよびｎエミツタ６１は端子Ｌ２と接続さ
れた第２の電極６２により接触されている。
ｐベース層５６の上には点弧電極６３が設けら
れている。この点弧電極はｐベース層５６ともそ
のなかに接合されたｎ伝導形制御領域６４とも接
触している。また、点弧電極６３は点弧電流回路
の端子Ｚと接続されている。
れている。この点弧電極はｐベース層５６ともそ
のなかに接合されたｎ伝導形制御領域６４とも接
触している。また、点弧電極６３は点弧電流回路
の端子Ｚと接続されている。
左側サイリスタのｎエミツタ６０のなかには第
１図と同様の複数個のデイプリーシヨン形式の
MIS−FET構造Ｍ１が接合されており、それら
のゲートは１つの制御端子Glと接続されている。
右側のサイリスタのｐエミツタ５７のなかには複
数個のMIS−FET構造Ｍ１′が接合されている。
構造Ｍ１′は構造Ｍ１と同様であるが、相違点と
してＭ１′の半導体領域５７，１１′，１３′はそ
れぞれＭ１の領域６０，１１，１３と反対の伝導
形を有する。Ｍ１′のゲート１６′は１つの制御端
子Grと接続されている。この場合、MIS−FET
構造は両サイリスタの境界域に位置していること
が好ましい。
１図と同様の複数個のデイプリーシヨン形式の
MIS−FET構造Ｍ１が接合されており、それら
のゲートは１つの制御端子Glと接続されている。
右側のサイリスタのｐエミツタ５７のなかには複
数個のMIS−FET構造Ｍ１′が接合されている。
構造Ｍ１′は構造Ｍ１と同様であるが、相違点と
してＭ１′の半導体領域５７，１１′，１３′はそ
れぞれＭ１の領域６０，１１，１３と反対の伝導
形を有する。Ｍ１′のゲート１６′は１つの制御端
子Grと接続されている。この場合、MIS−FET
構造は両サイリスタの境界域に位置していること
が好ましい。
端子Ｌ１およびＬ２には作動時に交流電圧が与
えられている。Ｌ２がＬ１よりも正の電位となる
半波では、左側のサイリスタが、Ｚを介して正の
点弧電流パルスを与えられかつGlに点弧過程の
間の正の電圧パルス（第５図）を与えられたとき
に、点弧する。それに続く半波では、右側のサイ
リスタが、Ｚを介して負の点弧電流パルスを与え
られかつGrに点弧過程の間に負の電圧パルスを
与えられたときに、点弧する。GlおよびGrとＺ
と接続しておくことにより、GlおよびGrに与え
る電圧パルスはＺに生ずる点弧電圧から導き出さ
れ得る。MIS−FET構造Ｍ１およびＭ１′は安定
化短絡として作用し、高い転流du／dt値でのトラ
イアツクの作動を可能にる。
えられている。Ｌ２がＬ１よりも正の電位となる
半波では、左側のサイリスタが、Ｚを介して正の
点弧電流パルスを与えられかつGlに点弧過程の
間の正の電圧パルス（第５図）を与えられたとき
に、点弧する。それに続く半波では、右側のサイ
リスタが、Ｚを介して負の点弧電流パルスを与え
られかつGrに点弧過程の間に負の電圧パルスを
与えられたときに、点弧する。GlおよびGrとＺ
と接続しておくことにより、GlおよびGrに与え
る電圧パルスはＺに生ずる点弧電圧から導き出さ
れ得る。MIS−FET構造Ｍ１およびＭ１′は安定
化短絡として作用し、高い転流du／dt値でのトラ
イアツクの作動を可能にる。
第１２図ないし第１４図に相当するサイリスタ
における制御可能なエミツタ・シヨート回路の作
用は昭和55年特許願第158064号および第158067号
ならびにドイツ連邦共和国特許出願第2945380号
の明細書に詳細に記載されている。
における制御可能なエミツタ・シヨート回路の作
用は昭和55年特許願第158064号および第158067号
ならびにドイツ連邦共和国特許出願第2945380号
の明細書に詳細に記載されている。
第１図は本発明の第１の実施例の横断面図、第
２図は第１図の線−に沿う断面によりMIS−
FET構造の形状を示す図、第３図および第４図
はそれぞれMIS−FET構造の他の実施例の形状
を示す図、第５図、第６図および第７図は第１図
の説明のための電圧−時計ダイアグラム、第８図
は第１図に対する変形例を部分的に示す断面図、
第９図は第８図の線−に沿う断面図、第１０
図は本発明の第２の実施例の断面図、第１１図は
第１０図の線−に沿う断面図、第１２図、第
１３図および第１４図はそれぞれ本発明の第３、
第４および第５の実施例の断面図である。 １……ｎエミツタ、２…ｐベース層、３…ｎベ
ース層、４……ｐエミツタ、５……境界面、６…
…第１電極（カソード）、７……境界面、８……
第２電極（アノード）、９，１０……穴、１１，
１２…突起状部分、１３……ｐ伝導形半導体領
域、１４……ｎエミツタの縁範囲、１５……絶縁
層、１６……ゲート、１７……ｐ伝導形チヤネ
ル、１８……ｐ伝導形半導体領域、１９……ｎエ
ミツタの縁範囲、２０……絶縁層、２１……ゲー
ト、２２……チヤネル、２３……円形範囲、２４
……点弧電極、２５〜２７……穴、３０……絶縁
層、３３，３４……穴、３５，３６……突起状部
分、３７……ｎ伝導形領域、３８……導電層、３
９……絶縁層、４０……ゲート、４１，４２……
ｎ伝導形チヤネル、４３……絶縁層、４４……ゲ
ート、４５……導電層、４６……チヤネル、４
７，４８……穴、５０……ｎ主エミツタ、５１…
…カソード、５４……導光体、５５……光電変換
器、５６…ｐベース層、５７……ｐエミツタ、５
８ａ，５８ｂ……ｎベース層、５９ａ，５９ｂ…
…Ｐベース層、６０，６１……ｎエミツタ、６２
……第２電極、６３……点弧電極、６４……ｎ伝
導形制御領域、Ａ……アノード端子、Ｇ，Ｇ１，
Ｇ２，Ｇ１ａ，Ｇ２ａ……制御端子、Ｋ……カソ
ード端子、Ｌ……光源、Ｍ１，Ｍ２，Ｍ１′，Ｍ
２′，Ｍ１ａ，Ｍ２ａ…MIS構造、Ｚ……点弧電
流パルス端子。
２図は第１図の線−に沿う断面によりMIS−
FET構造の形状を示す図、第３図および第４図
はそれぞれMIS−FET構造の他の実施例の形状
を示す図、第５図、第６図および第７図は第１図
の説明のための電圧−時計ダイアグラム、第８図
は第１図に対する変形例を部分的に示す断面図、
第９図は第８図の線−に沿う断面図、第１０
図は本発明の第２の実施例の断面図、第１１図は
第１０図の線−に沿う断面図、第１２図、第
１３図および第１４図はそれぞれ本発明の第３、
第４および第５の実施例の断面図である。 １……ｎエミツタ、２…ｐベース層、３…ｎベ
ース層、４……ｐエミツタ、５……境界面、６…
…第１電極（カソード）、７……境界面、８……
第２電極（アノード）、９，１０……穴、１１，
１２…突起状部分、１３……ｐ伝導形半導体領
域、１４……ｎエミツタの縁範囲、１５……絶縁
層、１６……ゲート、１７……ｐ伝導形チヤネ
ル、１８……ｐ伝導形半導体領域、１９……ｎエ
ミツタの縁範囲、２０……絶縁層、２１……ゲー
ト、２２……チヤネル、２３……円形範囲、２４
……点弧電極、２５〜２７……穴、３０……絶縁
層、３３，３４……穴、３５，３６……突起状部
分、３７……ｎ伝導形領域、３８……導電層、３
９……絶縁層、４０……ゲート、４１，４２……
ｎ伝導形チヤネル、４３……絶縁層、４４……ゲ
ート、４５……導電層、４６……チヤネル、４
７，４８……穴、５０……ｎ主エミツタ、５１…
…カソード、５４……導光体、５５……光電変換
器、５６…ｐベース層、５７……ｐエミツタ、５
８ａ，５８ｂ……ｎベース層、５９ａ，５９ｂ…
…Ｐベース層、６０，６１……ｎエミツタ、６２
……第２電極、６３……点弧電極、６４……ｎ伝
導形制御領域、Ａ……アノード端子、Ｇ，Ｇ１，
Ｇ２，Ｇ１ａ，Ｇ２ａ……制御端子、Ｋ……カソ
ード端子、Ｌ……光源、Ｍ１，Ｍ２，Ｍ１′，Ｍ
２′，Ｍ１ａ，Ｍ２ａ…MIS構造、Ｚ……点弧電
流パルス端子。
Claims (1)
- 【特許請求の範囲】 １ 第１の電極により接触されているｎエミツタ
とそれに境を接するｐベース層と第２の電極によ
り接触されているｐエミツタとそれに境を接する
ｎベース層とを含む半導体ウエーハと、半導体ウ
エーハの境界面に配置されたMIS−FET構造と
を有し、MIS−FET構造を経て制御可能なエミ
ツタ・シヨート回路が形成され、そのMIS−
FET構造がそれぞれ、第１の（第２の）電極と
接続された第１の伝導形式の第１の半導体領域
と、ベース層と接続された第１の伝導形式の第２
の半導体領域と、これらの領域の間に位置し、半
導体ウエーハに対して電気的に絶縁されたゲート
によりおおわれた第２の伝導形式の半導体範囲と
から成つているサイリスタにおいて、層状のｎ
（ｐ）エミツタが複数個の穴を有し、そのなかに
半導体ウエーハの境界面まで達するｐ（ｎ）ベー
ス層の部分が配置されており、ｎ（ｐ）エミツタ
の穴の縁部はMIS−FET構造の第１の半導体領
域によりそれぞれ横で包囲されており、ｎ（ｐ）
エミツタの穴の縁部は第２の半導体領域をそれぞ
れ横で包囲しており、また第１の（第２の）電極
が穴を有し、それにより、第１の半導体領域によ
りそれぞれ横で包囲された境界面の部分が、これ
らの部分に境を接する第１の半導体領域の縁範囲
を含めて、第１の（第２の）電極による接触から
除外されていることを特徴とするサイリスタ。 ２ 特許請求の範囲第１項記載のサイリスタにお
いて、ｎ（ｐ）エミツタのなかに接合されたｐ
（ｎ）伝導形の第１の半導体領域が設けられてお
り、第２の半導体領域がｐ（ｎ）ベース層の突起
状部分から成りｎ（ｐ）エミツタの穴のなかに配
置されており、また第２の伝導形の半導体範囲が
ｎ（ｐ）エミツタの穴を直接包囲する縁領域から
成つていることを特徴とするサイリスタ。 ３ 特許請求の範囲第１項記載のサイリスタにお
いて、第１の半導体領域がｎ（ｐ）エミツタの穴
を直接包囲する縁領域から成り、第２の半導体領
域がｐ（ｎ）ベース層の突起状部分のなかに接合
されて半導体ウエーハの境界面まで延びる環状の
ｎ（ｐ）伝導形の領域から成り、この領域は導電
層を介してｐ（ｎ）ベース層の突起部分と接続さ
れており、また第２の伝導形の半導体範囲がｐ
（ｎ）ベース層の突起状部分の縁領域から成つて
いることを特徴とするサイリスタ。 ４ 特許請求の範囲第１項または第２項記載のサ
イリスタにおいて、ｎ（ｐ）エミツタの穴の横境
界線が円形、四角形または六角形であることを特
徴とするサイリスタ。 ５ 特許請求の範囲第１項ないし第４項のいずれ
かに記載のサイリスタにおいて、２つのMIS−
FET構造のゲートが、電気的絶縁層により半導
体ウエーハから絶縁された導電帯を介して互いに
接続されていることを特徴とするサイリスタ。 ６ 特許請求の範囲第１項ないし第５項のいずれ
かに記載のサイリスタにおいて、第１の電極が補
助エミツタ電極から成つていることを特徴とする
サイリスタ。 ７ 特許請求の範囲第１項ないし第５項のいずれ
かに記載のサイリスタにおいて、第１の電極がカ
ソードまたはアノードから成つていることを特徴
とするサイリスタ。 ８ 特許請求の範囲第１項ないし第７項のいずれ
かに記載のサイリスタにおいて、MIS−FET構
造がベース層の光活性範囲に隣接するｎ（ｐ）エ
ミツタの穴のなかに配置されていることを特徴と
するサイリスタ。 ９ 特許請求の範囲第１項ないし第８項のいずれ
かに記載のサイリスタにおいて、２個のサイリス
タかトライアツクを構成しており、MIS−FET
構造が一方のサイリスタのｎエミツタの穴の縁部
と他方のサイリスタのｐエミツタの穴の縁部とに
配置されており、これらの穴がほぼ両サイリスタ
の境界範囲に位置していることを特徴とするトラ
イアツク。 １０ 特許請求の範囲第１項ないし第９項のいず
れかに記載のサイリスタにおいて、すべてのMIS
−FET構造のゲートに、エミツタ・シヨート回
路を点弧過程の継続中はしや断する電圧が与えら
れることを特徴とするサイリスタ。 １１ 特許請求の範囲第１項ないし第９項のずれ
かに記載のサイリスタにおいて、第１群のMIS−
FET構造のゲートには、それらのエミツタ・シ
ヨート回路を点弧過程の継続中はしや断する電圧
が与えられ、また第２群の特に大多数のMIS構造
のゲートには、それらのエミツタ・シヨート回路
を消弧過程の継続中に限り接続する電圧が与えら
れることを特徴とするサイリスタ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19813118365 DE3118365A1 (de) | 1981-05-08 | 1981-05-08 | Thyristor mit in den emitter eingefuegten steuerbaren emitter-kurzschlusspfaden |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57193060A JPS57193060A (en) | 1982-11-27 |
| JPH0138383B2 true JPH0138383B2 (ja) | 1989-08-14 |
Family
ID=6131831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57075948A Granted JPS57193060A (en) | 1981-05-08 | 1982-05-06 | Thyristor |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4737834A (ja) |
| EP (1) | EP0064715B1 (ja) |
| JP (1) | JPS57193060A (ja) |
| DE (1) | DE3118365A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3230741A1 (de) * | 1982-08-18 | 1984-02-23 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterschalter mit einem abschaltbaren thyristor |
| CA1200322A (en) * | 1982-12-13 | 1986-02-04 | General Electric Company | Bidirectional insulated-gate rectifier structures and method of operation |
| DE3744308A1 (de) * | 1987-12-28 | 1989-07-06 | Bbc Brown Boveri & Cie | Leistungshalbleiter-bauelement sowie verfahren zu dessen herstellung |
| JPH0795597B2 (ja) * | 1990-08-18 | 1995-10-11 | 三菱電機株式会社 | サイリスタおよびその製造方法 |
| FR2712428B1 (fr) * | 1993-11-10 | 1996-02-09 | Sgs Thomson Microelectronics | Commutateur bidirectionnel à commande en tension. |
| DE19505387A1 (de) * | 1995-02-17 | 1996-08-22 | Abb Management Ag | Druckkontaktgehäuse für Halbleiterbauelemente |
| JP4308487B2 (ja) | 2002-07-11 | 2009-08-05 | 株式会社豊田中央研究所 | 燃料噴射装置における燃料噴射方法 |
| US7582917B2 (en) * | 2006-03-10 | 2009-09-01 | Bae Systems Information And Electronic Systems Integration Inc. | Monolithically integrated light-activated thyristor and method |
| CN109950309A (zh) * | 2019-04-08 | 2019-06-28 | 西安派瑞功率半导体变流技术股份有限公司 | 一种多光敏区特高压光控晶闸管 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51142983A (en) * | 1975-06-04 | 1976-12-08 | Hitachi Ltd | Scr |
| JPS5235586A (en) * | 1975-09-12 | 1977-03-18 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5245288A (en) * | 1975-06-19 | 1977-04-09 | Asea Ab | Semiconductor device |
| JPS5325479A (en) * | 1976-08-20 | 1978-03-09 | Matsushita Electric Ind Co Ltd | Counting apparatus for number of vehicles |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL293292A (ja) * | 1962-06-11 | |||
| BE637064A (ja) * | 1962-09-07 | Rca Corp | ||
| CH613419A5 (en) * | 1975-07-02 | 1979-09-28 | Stin | Method for automatically transmitting information in railway systems, the said information also containing the train numbers |
| JPS5574168A (en) * | 1978-11-28 | 1980-06-04 | Oki Electric Ind Co Ltd | Pnpn switch |
| DE2945335A1 (de) * | 1979-11-09 | 1981-06-04 | Siemens AG, 1000 Berlin und 8000 München | Lichtzuendbarer thyristor |
| DE2945324A1 (de) * | 1979-11-09 | 1981-05-21 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit verbessertem schaltverhalten |
| DE2945380A1 (de) * | 1979-11-09 | 1981-05-21 | Siemens AG, 1000 Berlin und 8000 München | Triac mit einem mehrschichten-halbleiterkoerper |
| DE2945347A1 (de) * | 1979-11-09 | 1981-05-21 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit hilfsemitterelektrode und verfahren zu seinem betrieb |
| DE2945366A1 (de) * | 1979-11-09 | 1981-05-14 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit steuerbaren emitter-kurzschluessen |
| DE3018499A1 (de) * | 1980-05-14 | 1981-11-19 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterbauelement |
-
1981
- 1981-05-08 DE DE19813118365 patent/DE3118365A1/de active Granted
-
1982
- 1982-05-03 EP EP82103778A patent/EP0064715B1/de not_active Expired
- 1982-05-06 JP JP57075948A patent/JPS57193060A/ja active Granted
-
1986
- 1986-12-24 US US06/935,096 patent/US4737834A/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51142983A (en) * | 1975-06-04 | 1976-12-08 | Hitachi Ltd | Scr |
| JPS5245288A (en) * | 1975-06-19 | 1977-04-09 | Asea Ab | Semiconductor device |
| JPS5235586A (en) * | 1975-09-12 | 1977-03-18 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5325479A (en) * | 1976-08-20 | 1978-03-09 | Matsushita Electric Ind Co Ltd | Counting apparatus for number of vehicles |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0064715B1 (de) | 1987-03-11 |
| DE3118365A1 (de) | 1982-11-25 |
| US4737834A (en) | 1988-04-12 |
| EP0064715A2 (de) | 1982-11-17 |
| EP0064715A3 (en) | 1983-11-09 |
| DE3118365C2 (ja) | 1990-02-01 |
| JPS57193060A (en) | 1982-11-27 |
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