JPS609669B2

JPS609669B2 - サイリスタ

Info

Publication number: JPS609669B2
Application number: JP55158063A
Authority: JP
Inventors: フ−ベルト・パタロング
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1979-11-09
Filing date: 1980-11-10
Publication date: 1985-03-12
Also published as: BR8007248A; EP0028797B1; DE2945324A1; EP0028797A2; DE2945324C2; JPS5683067A; EP0028797A3; CA1145060A

Description

【発明の詳細な説明】本発明は、外側に位置しカソードを設けられたＮェミツ
タ層と外側に位置しアノードを設けられたＰェミツタ層
とこれらの層にそれぞれ境を接する２つのベース層とを
含む半導体ゥェーハと、半導体ゥェーハの少なくとも１
つの境界面に配置されＭＩＳ構造として構成された制御
可能なェミッタ。

ショート部とを有し、そのェミッタ・ショート部がそれ
ぞれカソード（アノード）と接続された第１の伝導形式
の第１の半導体領域とべ‐ス層と接続された第１の伝導
形式の第２の半導体領域とこれらの領域の間に位置し半
導体ゥェーハに対して電気的に絶縁されたゲートにより
おおわれている第２の伝導形式の中間層とから成ってい
るサィリスタに関するものである。この種のサィリス外
ま米国特許第３２４３６６ｙ号明細書から公知である。

この場合、ＭＩＳ構造のゲートに制御電圧を印加すると
「カソード（アノード）と接続されたェミッタ層とそ
れに境を接するベース層との間のＰＮ接合を橋絡する短
絡回路が有効状態にされる。その結果、サィリスタは通
流状態から阻止状態、すなわちカソードとァノードとの
間に導通万向に電圧が印加されても実際上電流が流れな
い状態へ切換えられる。阻止状態から通流状態への切換
は、両ベース層の間のＰＮ接合を低抵抗で橋絡する別の
ＭＩＳ構造のゲートに別の制御電圧を印加することによ
って行なわれる。同時に通流状態の継続中は、短絡回路
を有効状態に切換える制御電圧はしや断される。本発明
の目的は、冒頭に記載した種類のサィリスタとして、簡
単な制御過程により制御された形で点弧されかつ再び阻
止され得るものを提供することである。

この目的は、本発明によれば、少なくとも１つのディプ
リーション形のＭＩＳ構造と少なくとも１つのェンハン
スメント形のＭＩＳ構造とが存在しており、また一方の
形のＭＩＳ構造のゲートに対する１つの共通の制御電圧
端子と他方の形のＭＩＳ構造に対する１つの共通の制御
電圧端子とが設けられていることにより達成される。本
発明により得られる利点は特に、通流状態にあるサイリ
スタがェンハンスメント形（デイプリーション形）の少
なくとも１つのＭＩＳ構造のゲートへの第１の制御パル
スの供給の後に阻止され、ディプリーション形（ェンハ
ンスメント形）の少なくとも１つのゲートへの第２の制
御パルスの供給により再び点弧されることである。

阻止または通流状態を保持するため、公知のＭＩＳ短絡
回路を有するサィリス外こおいて必要であったような制
御電圧の供給は本発明によるサィリスタでは必要でない
。点弧過程中のみ一時的に無効状態に切換えられる一方
の形のＭＩＳ構造が本発明によるサィリスタの安定性、
すなわち導通方向の犠牲を有する電圧がアノード・カソ
ード間に生じた際の意図せざる点弧過程に対するサィリ
スタの安全性を定める。さらに、両ベース層の間のＰＮ
接合の制御が冒頭に記載した公知のサイリスタでは行な
われるが、本発明によるサィリスタではその必要がない
。以下、図面により本発明を一層詳細に説明する。第１
図および第２図に示されているサィリスタはたとえばド
ープされたシリコンから成り交互の伝導形式の半導体層
１ないし４を含む半導体ゥェーハを有する。

この場合、外側に位置するＮ伝導形の層１はＮェミツタ
層、また外層に位置するＰ伝導形の層４はＰェミツタ層
と呼ばれる。Ｐ伝導形の層２およびＮ伝導形の層３はい
わゆるベース層である。Ｐヱミッタ層４はアノード端子
Ａを有するアノード５を設けられており、他方Ｎェミツ
タ層１はカソード端子Ｋを設けられたカソード６により
接触される。Ｎェミツタ層１は帯状に構成されているこ
とが目的にかなっており、第２図の平面図には縦方向に
延びる帯として示されている。第２図の線１一１に沿う
横断面を示す第１図には、半導体ウェーハの境界面ｌａ
まで延びるようにＮェミッタ層１のなかに接合されてい
るＰ伝導形の半導体領域７および８が示されている。

第２図では、これらの半導体領域の表面は、図面を理解
しやすくするため、ハッチングを施して示されている。
領域７および８はそれぞれ縁部でカソード６により接触
される。９，１０および１１はベース層の個々の領域で
あり、境界面ｌａまで達している。

領域７および８は領域９により互いに隅離されている。
領域７は第１のＰ領域を形成し、領域１０は第２のＰ領
域を形成し、またその間に位置するＮェミッタ層１の部
分はＮ中間層を形成する。

境界面ｌａの上に薄い電気絶縁性の層１２、たとえばＳ
ｉＱから成る層、が設けられており、その上にゲ−ト１
３がＮ中間層をおおうように配置されている。部分７，
９，１０，１２および１３はＭＩＳ構造を形成する。Ｎ
ＯＳ構造がディプリーション形であれば、ゲート１３に
電圧が印加されていないときにＰ伝導形の反転チャネル
１４が領域７と１０との間の境界面ｌａに生じ、両領域
を互いに導電接続する。ゲート１３の制御電圧端子ＧＩ
に正の制御電圧を印加すると、反転チャネルは消滅する
。肌Ｓ構造がェンハンスメント形であれば、ゲートに電
圧が印加されていないときには反転チャネル１４が生じ
ない。反転チャネルはＧＩに負の制御電圧を印加したと
きに初めてゲート１３の下側のェミッタ層１の反転によ
り形成される。こうして反転チャネルは、端子ＧＩに印
加される制御電圧と関係してベース層２を領域７従って
またカソード６と低抵抗で接続したり接続しなかったり
する制御可能なェミッ夕・ショート部として機能する。
端子Ｇと接続された２つのゲート１６を上面に設けられ
ている電気絶縁性の層１５、たとえばＳｉ０２から成る
層の配置により、同様にしてＮェミツタ層１の右側の緑
部におけるＭＩＳ構造８，９，１１，１５および１６が
生じ、これは端子Ｇ２を介して制御可能なェミツタ・シ
ョート部として機能する。

本発明の主な利点は、両ＭＳ構造の一方たとえば機道７
，９，１０，１２および１３がデイプリーション形に属
し、他方のＭＩＳ構造、いまの場合には構造８，９，１
１，１２および１６がェンハンスメント形に属すること
である。

これと等価な方策として、両ＭＩＳ構造をディプリーシ
ョン形として形成し、それらのうち一方たとえば構造８
，９，１１，１５および１６にそれに対応する端子たと
えばＧ２を介して正のバイアス電圧を与えることもでき
る。この場合、バイアス電圧は最初はチャネル形成を阻
止する。バイアス電圧に対して逆方向の樋性を有する別
の制御電圧が上記の端子に与えられて初めて、短絡チャ
ネルが有効になる。他方、両側Ｓ構造をヱンハンスメン
ト形として形成し、それらのうち一方に負のバイアス電
圧を与え、それにより反転チャネルを形成させることも
できる。これらのすべての変形例において重要なことは
、場合によっては端子ＧＩまたはＧ２にバイアス電圧を
与えることにより、両ＭＩＳ構造の一方が別の制御電圧
の供給なしに反転チャネル、たとえば量４、従ってまた
有効状態に切換えられたェミッタ亀ショート部を有し、
それに対して他方のＭＩＳ構造はかかるェミッタＱショ
ート部を有さないことである。以下の考察にあたっては
「ゲート１３の下側に反転チャネル１４が存在しており
、他方ゲート１６の下側には反転チャネルが存在してい
ないものと仮定する。

この場合、チャネル１４の作用により、熱的に形成され
た正孔はベース層２からカソード６に導き出されるので
、Ｎェミッタ層１から電荷キャリアがベース層２に注入
されることはない。このことはサィリスタが阻止状態、
すなわち端子ＡとＫとの間に導通方向に電圧が印加され
てもその間に実際上電流が流れない状態、にあることを
意味する。端子ＧＩに正の電圧パルスＰＩを与えると、
単独で存在するェミツタ・ショート部がＰＩの継続中は
無効状態に切換えられ、その際にサィリス夕の点弧が行
なわれる。

その後、ＡおよびＫに接続された負荷回路の負荷電流は
低抵抗に切換えられたサィリスタを経て流れる。サィリ
スタを阻止するためには負の電圧パルスＰ２が端子Ｇ２
に与えられればよく、そのためにＡおよびＫに加わって
いる導通万向の極性の電圧がしや断される必要はない。
Ｐ２の印加中は両ェミツタ・ショート部が有効状態にあ
るので、ベース領域２および３から溢れる正孔はこれら
のェミッタ・ショート部を経てカソード‘こ導き出され
る。それによりＮェミツタ層９からベース層２への電荷
キャリアの注入が中断されるので、サィリスタは再び阻
止状態となる。バイアス電圧を与えておく必要のある上
記の肌Ｓ構造の構成では、端子ＧＩおよびＧ２に与えら
れるパルスＰＩまたはＰ２がバイアス電圧と逆の極性を
有するようにすれば、同一の作動の仕方となる。

Ｎェミツタ層１のかわりにＰェミツ夕層４がべース層３
とアノード５との間の制御可能なェミツタ。

ショート部を形成する相し、異なる形式の２つの肌Ｓ構
造により橋絡されるように構成することもできる。第１
図は、電極５をカソードとしてまた電極６をアノードと
して理解し、すべての半導体部分の伝導形式を先に説明
した伝導形式と逆にし、電圧または電圧パルスの極性を
反転しまた端子ＡおよびＫの記号を交換すれば、この実
施例の説明図としても利用され得る。それにより前記の
サィリスタの作動の仕方は変化しない。第３図に示され
ているサィリスタは、Ｎェミッタ層がそれぞれ互いに導
電接続されて共通のカソード端子Ｋに接続されているカ
ソードの部分ＫｂないしＫｅを設けられた複数個のェミ
ツタ領域ｌｂないしｌｅに分割されている点で第１図の
サィリスタと相違している。

ェミッタ領域ｌｂないし貴ｅの緑部にそれぞれ前記のよ
うな２つのＭＩＳ構造Ｓｂ竃，Ｓｂ２，Ｓｃ】，Ｓｃ２
，Ｓｄｌ，Ｓｄ２およびＳｅ亀，Ｓｅ２が設けられてい
る。ＭＩＳ構造Ｓｂｌのゲートは参照数字１７を付され
ており〜他方ＭＩＳ構造Ｓｂ２およびＳｃｌのゲートは
共通のゲート１８に、Ｓｃ２およびＳｄｌのゲートは共
通のゲート１９に、またＳｄ２およびＳｅｌのゲートは
共通のゲート２０１こ接続されている。ＭＩＳ構造Ｓｅ
２はゲート２１を有する。第３図のサィリスタの作動の
仕方は第１図のサィリスタのそれに相当しており、ＧＩ
と接続されているＭＩＳ構造Ｓｂｌ，Ｓｃ２，Ｓｄｌお
よびＳｅ２にはパルスＰＩが印加されていないときに短
絡チャネルが存在しており、他方Ｇ２と接続されている
ＭＩＳ構造Ｓｂ２，Ｓｃｌ，Ｓｄ２およびＳｅｌにはパ
ルスＰ２が印加されていないときに短絡チャネルが存在
しない。

ＰＩの印加によりサィリスタは短絡の短時間中断によっ
て阻止状態から通流状態に移行し「Ｇ２に接続されて
いるＭＩＳ構造に短絡を生じさせる。パルスＰ２の印加
により再び阻止されるまで通流状態にとどまる。第３図
のサィリスタの良好な安定性を得るため、すなわち阻止
状態でアノード・カソード間に加わる導通方向の電圧に
より点弧が惹起されるのを確実に防止するため、パルス
ＰＩおよびＰ２が印加されていないときに短絡チャネル
を有する肌Ｓ構造がＮェミッタ領域ｌｂないしｌｃでお
おわれている横方向サィリスタ面の約０．０１％ないし
３％を占めることは目的にかなっている。

第３図に記入されている間隔ａ，ｂおよびｃの合計はこ
れらの肌Ｓ構造でおおわれている横方向サィリスタ面に
対する尺度である。間隔１はェミッタ領域ｌｂないしｌ
ｅでおおわれている全横方向サィリスタ面に対する尺度
である。上記のように３：１００＞（ａ＋ｂ＋ｃ）：１
＞１：１００００の条件が満足されていれば、良好な安
定性が得られる。

個々の短絡チャネルの長さとしては、特にェミッ夕領域
でおおわれる横方向サィリスタ面の２なし・し３％を短
絡チャネルでおおう場合、約２ないし３〆肌の値が考え
られる。

他方、サィリスタを通流状態から阻止状態に確実に切換
えるためには、Ｐ２の印加中に有効なェミツタ・ショー
ト部がヱミツタ領域ｌｂないしｌｅでおおわれる全横方
向サィリスタ面の約３なし、し１０％を占めることが目
的にかなっている。

これは第３図に記入されている間隔ａないしｅおよび１
に対して１：１０＞（ａ十ｂ＋ｃ＋ｄ＋ｅ）：１＞３：
１００の関係が成立する場合である。

ここで間隔ｄおよびｅはＰ２の印加時にのみ短絡回路を
形成するＭＩＳ構造の面を表わしている。

第３図の原理図は、図解の便宜上、実際の大きさの関係
を考慮に入れていない。第３図のサィリスタも、制御可
能なェミツタ・ショート部がＰェミツタ層４を選択的に
低抵抗に橋絡するように変形され得る。

第３図は、ｌｂないしｌｅをＰェミッタ領域としてまた
部分ＫｂないしＫｅをアノードの部分としてまた電極５
をカソードとして理解し、すべての半導体部分の伝導形
式をそれぞれ逆にし、また電圧または電圧パルスの極性
をそれぞれ反転すれば、この変形例の説明図としても利
用され得る。第３図の実施例では、通常の点弧電極２２
が境界面ｌａに位置するベース層２の部分の上に配置さ
れている。

点孤電極は端子Ｚを介して通常の点弧電流回路２１と接
続されている。点弧電極２２を経て流れる点弧電流によ
り点弧過程は非常に遠く進行し得る。点弧電極２２は端
子ＧＩとも後続されていてよく、その場合パルスＰＩは
２２で取出し可能な点弧電圧から形成される。本発明の
他の実施例では、端子ＧＩおよびＧ２が共通端子Ｇと接
続されており、この共通端子にパルスＰＩ′およびＰ２
′を有するパルス電圧が与えられる。

それによってサィリスタの前記の作動の仕方は変化しな
い。第４図には、第３図に部分的に相当する別の実施例
が示されている。

第３図との相違点として、Ｐェミッタ層もそれぞれ互い
に接続されたアノードの部分５ａないし５ｅを設けられ
たェミッタ領域４ａないし４ｅに分割されている。これ
らの領域は共通のアノ−ド端子Ａと接続されている。ェ
ミッタ領域４ａないし４ｅの緑部には、端子Ｇ２′を介
してパルスＰ２と同時に逆極性で与えられるパルスＰ２
″により制御されるＭＩＳ構造Ｓａ２′，Ｓｂｌ′，Ｓ
ｂ２′，Ｓｃｌ′，Ｓｃ２′，Ｓｄｌ′，Ｓｄ２′，Ｓ
ｅｌ′およびＳｅ２′が設けられている。これらの肌Ｓ
構造はそれぞれ通流状態から阻止状態への切換中のみ有
効状態に切換えられるェミッタ・ショート部を有する。
第３図で説明したようにＰェミッタ領域でおおわれる全
横方向サィリス夕面の約３％ないし１０％がこれらのェ
ミツタ・ショート部によりおおわれれば、非常に速くか
つ確実な切換過程が得られる。第４図で、境界面ｌａ上
に配置されており、そのェミツタ・ショート部が通流状
態から阻止状態への切換中のみ有効状態に切換えられる
ＭＩＳ構造は省略することもできる。

さらに、第４図の実施例では、第３図により既に説明し
たＮェミッタ領域とならんで、カソードの別の部分Ｋ′
により接続される別のェミツタ領域ｌｚも設けられてい
る。

ェミッタ領域ｌｚは、境界面ｌａまで延びそこで同様に
部分Ｋ′により接触されるベース層２の領域２３ないし
２５により貫かれる。こうして領域２３なし、し２５は
固定的なＮェミツ夕・ショート部を形成する。ェミッタ
領域ｌｚの作用により第３図のサィリスタよりも大きな
負荷電流を開閉し得る第４図のサィリスタでは、固定的
なヱミツタ・ショート部２３なし、し２５が安定性の低
下を防止する。ェミッタ領域ｌｂないいまｌｚは、第２
図に示されているように、サィリスタの全面にわたり直
線状に延びていてよく、その際に場合によっては存在す
る点孤電極２２が同様に帯状に構成されていることは目
的にかなっている。

同じことが第４図のェミッタ領域４ａないし４８に対し
ても成り立つ。他方、ェミッタ領域は同０のリングとし
て構成されていてもよく、その際には点弧電極２２はリ
ング状ェミッタ領域の中心に配置されるのが有利である
。この場合、別のェミッタ領域ｌｂも同様にリング状に
構成される。

【図面の簡単な説明】

第１図は本発明の第１の実施例の横断面図、第２図は第
１図の実施例の平面図、第３図は本発明の第２の実施例
の横断面図、第４図は本発明の第３の実施例の横断面図
である。１・・・…Ｎェミッタ層、ｌａ・…・・境界面、２・・
・・・・Ｐ伝導形のベース層、３……Ｎ伝導形のベース
層、４…・・・Ｐェミッタ層、５……アノード、６・・
・．・・カソード、７，８・・…・Ｐ伝導形の半導体領
域、９〜１１……ベース層の領域、１２・・・・・・絶
縁層、１３…・・・ゲート、１４・・・・・・反転チャ
ネル、１５・・・…絶縁層、１６・・・・・・ゲート、
２２・・・・・・点弧電極、Ａ…・・・アノード端子、
ＧＩ，Ｇ２・・・・・・制御電圧端子、Ｋ…・・・カソ
ード端子、Ｐ１，Ｐ２・・・…電圧パルス「Ｚ・・・
・・・点孤軍流端子、２１・・・・・・点弧電流回路。Ｆ‘Ｇ７ＦＩＧ２ＦＩＧ３ＦＩＧ４

Claims

【特許請求の範囲】１外側に位置しカソードを設けられたＮエミツタ層と
外側に位置しアノードを設けられたＰエミツタ層とこれ
らの層にそれぞれ境を接する２つのベース層とを含む半
導体ウエーハと、半導体ウエーハの少なくとも１つの境
界面に配置されＭＩＳ構造として構成された制御可能な
エミツタ・シヨート部とを有し、そのエミツタ・シヨー
ト部がそれぞれカソード（アノード）と接続された第１
の伝導形式の第１の半導体領域とベース層と接続された
第１の伝導形式の第２の半導体領域とこれらの領域の間
に位置し半導体ウエーハに対して電気的に絶縁されたゲ
ートによりおおわれている第２の伝導形式の中間層とか
ら成っているサイリスタにおいて、少なくとも１つのデ
イプリーシヨン形のＭＩＳ構造と少なくとも１つのエン
ハンスメント形のＭＩＳ構造とが存在しており、また一
方の形のＭＩＳ構造のゲートに対する１つの共通の制御
電圧端子と他方の形のＭＩＳ構造に対する１つの共通の
制御電圧端子とが設けられていることを特徴とするサイ
リスタ。２特許請求の範囲第１項に記載のサイリスタにおいて
、Ｎエミツタ層（Ｐエミツタ層）がそれぞれ互いに導電
接続されたカソード（アノード）の部分を設けられた複
数個のエミツタ領域に分割されており、またエミツタ領
域の縁部に配置された複数個の帯状のＭＩＳ構造が設け
られていることを特徴とするサイリスタ。３特許請求の範囲第１項または第２項に記載のサイリ
スタにおいて、両形式のＭＩＳ構造のゲートに対して１
つの共通の制御電圧端子が設けられていることを特徴と
するサイリスタ。４特許請求の範囲第１項ないし第３項のいずれかに記
載のサイリスタにおいて、一方の形のＭＩＳ構造と他方
の形のＭＩＳ構造とが共通に、カソード（アノード）を
設けられた半導体ウエーハの境界面の上に配置されてい
ることを特徴とするサイリスタ。５特許請求の範囲第１項または第３項のいずれかに記
載のサイリスタにおいて、一方の形のＭＩＳ構造はアノ
ードを設けられた半導体ウエーハの境界面の上に、また
他方の形のＭＩＳ構造はカソードを設けられた半導体ウ
エーハの境界面の上に配置されていることを特徴とする
サイリスタ。６特許請求の範囲第１項ないし第３項のいずれかに記
載のサイリスタにおいて、両形式のＭＩＳ構造がカソー
ド（アノード）を設けられた半導体ウエーハの境界面の
上に、また両形式のうち一方のＭＩＳ構造がアノード（
カソード）を設けられた半導体ウエーハの境界面の上に
配置されていることを特徴とするサイリスタ。７特許請求の範囲第１項ないし第６項のいずれかに記
載のサイリスタにおいて、ＭＩＳ構造の第１の半導体領
域がそれぞれ、半導体ウエーハの境界面まで延びそこで
カソード（アノード）の部分と導電接続されるように帯
状のエミツタ領域内に接合されており、ＭＩＳ構造の第
２の半導体領域がそれぞれＮエミツタ層（Ｐエミツタ層
）に境を接し境界面まで延びるベース層の領域から成っ
ており、また中間層がそれぞれ、ベース層の領域の互い
に向かい合う境界面と第１の半導体領域との間に位置す
るエミツタ領域の部分から成っていることを特徴とする
サイリスタ。８特許請求の範囲第１項ないし第７項のいずれかに記
載のサイリスタにおいて、カソード（アノード）の少な
くとも１つの別の部分を設けられた少なくとも１つの別
のＮエミツタ領域（Ｐエミツタ領域）が設けられており
、また前記の別のＮエミツタ領域（Ｐエミツタ領域）が
ベース層の少なくとも１つの別の領域により貫かれてお
り、ベース層の前記の別の領域は半導体ウエーハの境界
面まで延びそこでカソード（アノード）の前記の別の部
分と接続されていることを特徴とするサイリスタ。９特許請求の範囲第１項ないし第８項のいずれかに記
載のサイリスタにおいて、ベース層またはその１つの領
域が点弧電流回路に対する端子を有する点弧電極を設け
られていることを特徴とするサイリスタ。１０特許請求の範囲第９項記載のサイリスタにおいて
、点弧電流回路に対する端子がデイプリーシヨン形のＭ
ＩＳ構造の制御電圧端子と接続されていることを特徴と
するサイリスタ。１１特許請求の範囲第１項に記載のサイリスタにおい
て、デイプリーシヨン形のＭＩＳ構造の制御電圧端子に
阻止状態から通流状態へのサイリスタの切換を生じさせ
る第１の極性の電圧パルスが与えられ、またエンハンス
メント形のＭＩＳ構造の制御電圧端子に通流状態から阻
止状態へのサイリスタの切換を生じさせる第２の極性の
電圧パルスが与えられることを特徴とするサイリスタ。１２特許請求の範囲第３項記載のサイリスタにおいて
、ＭＩＳ構造の共通の制御電圧端子に阻止状態から通流
状態へのサイリスタの切換を生じさせる第１の極性の電
圧パルスと通流状態から阻止状態へのサイリスタの切換
を生じさせる第２の極性の電圧パルスとが与えられるこ
とを特徴とするサイリスタ。