JP2501236B2 - タ―ンオフゲ―ト付きサイリスタ - Google Patents
タ―ンオフゲ―ト付きサイリスタInfo
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- JP2501236B2 JP2501236B2 JP1193756A JP19375689A JP2501236B2 JP 2501236 B2 JP2501236 B2 JP 2501236B2 JP 1193756 A JP1193756 A JP 1193756A JP 19375689 A JP19375689 A JP 19375689A JP 2501236 B2 JP2501236 B2 JP 2501236B2
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- JP
- Japan
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- region
- thyristor
- gate
- turn
- type region
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Description
【発明の詳細な説明】 《産業上の利用分野》 この発明は、ゲート電極への電圧印加により大きな電
流駆動能力が得られるターンオフゲート付きサイリスタ
に関する。
流駆動能力が得られるターンオフゲート付きサイリスタ
に関する。
《従来の技術》 従来のターンオフゲート付きサイリスタとしては、例
えば第２図に示すようなものがある。これは、IEDM‘8
7,29.3,pp.666〜669,1987に示されているターンオフゲ
ート付きサイリスタである。その構成を説明すると、第
１導電Ｐ形領域１、第２導電Ｎ形領域２、第１導電Ｐ形
領域３および第２導電Ｎ形領域４からなる多層膜によっ
てサイリスタが形成されている。そのうち第１導電Ｐ形
領域３上の所定領域には、酸化膜６を介してターンオフ
ゲート（以下ゲートという）７が形成されている。この
ゲート７を不純物導入拡散のためのマスクとして、二重
拡散法によって第２導電Ｎ形領域４が形成されていると
ともに、この領域４内に第１導電P+形領域５が自己整合
的に形成されている。そして、第１導電P+形領域５と第
２導電Ｎ形領域４とに接触するAl等の電極８が形成され
ている。
えば第２図に示すようなものがある。これは、IEDM‘8
7,29.3,pp.666〜669,1987に示されているターンオフゲ
ート付きサイリスタである。その構成を説明すると、第
１導電Ｐ形領域１、第２導電Ｎ形領域２、第１導電Ｐ形
領域３および第２導電Ｎ形領域４からなる多層膜によっ
てサイリスタが形成されている。そのうち第１導電Ｐ形
領域３上の所定領域には、酸化膜６を介してターンオフ
ゲート（以下ゲートという）７が形成されている。この
ゲート７を不純物導入拡散のためのマスクとして、二重
拡散法によって第２導電Ｎ形領域４が形成されていると
ともに、この領域４内に第１導電P+形領域５が自己整合
的に形成されている。そして、第１導電P+形領域５と第
２導電Ｎ形領域４とに接触するAl等の電極８が形成され
ている。
次に、この作用を説明すると、上記領域１〜４より構
成されたサイリスタがなんらかの原因でターンオンすれ
ば、サイリスタがラッチアップして大電流が流れる。こ
のラッチアップ状態を用いて電流を流すため、サイリス
タはトランジスタよりも大きな電流を流すことができ
る。ただし、サイリスタをターンオフさせるためには、
正帰環を形成しているPNPトランジスタまたはNPNトラン
ジスタのベース電流を引き抜く必要がある。
成されたサイリスタがなんらかの原因でターンオンすれ
ば、サイリスタがラッチアップして大電流が流れる。こ
のラッチアップ状態を用いて電流を流すため、サイリス
タはトランジスタよりも大きな電流を流すことができ
る。ただし、サイリスタをターンオフさせるためには、
正帰環を形成しているPNPトランジスタまたはNPNトラン
ジスタのベース電流を引き抜く必要がある。
第２図に示す従来例の構造は、サイリスタをターンオ
フさせるために、NPNトランジスタのベース電流を引き
抜くようになっている。具体的には、ゲート７に電圧を
印加すると、オフ・チャネルの電界効果トランジスタが
ターンオンし、オフ・チャネルが形成される。このオフ
・チャネルによって、Ｐベースである第１導電Ｐ形領域
３の正孔の一部がＮ形領域４を通らずに、ソースである
P+形領域５を経て電極８へ流れ出す。その結果として、
上記３つの領域2,3,4によって構成されたNPNバイポーラ
トランジスタがターンオフする。すなわち、サイリスタ
がラッチアップ状態から解放されてターンオフする。
フさせるために、NPNトランジスタのベース電流を引き
抜くようになっている。具体的には、ゲート７に電圧を
印加すると、オフ・チャネルの電界効果トランジスタが
ターンオンし、オフ・チャネルが形成される。このオフ
・チャネルによって、Ｐベースである第１導電Ｐ形領域
３の正孔の一部がＮ形領域４を通らずに、ソースである
P+形領域５を経て電極８へ流れ出す。その結果として、
上記３つの領域2,3,4によって構成されたNPNバイポーラ
トランジスタがターンオフする。すなわち、サイリスタ
がラッチアップ状態から解放されてターンオフする。
上記サイリスタをターンオンさせる方法として、例え
がターンオン用の電界効果トランジスタを用いる方法が
ある。その構成は、例えば第３図のようなものである。
この場合、三重拡散法を用いて、Ｐベースである第１導
電Ｐ形領域３をＮ形領域４やP+形領域５と自己整合的に
形成する。オフ・チャネルの電界効果トランジスタとオ
ン・チャネルの電界効果トランジスタの閾値電圧を制御
することによって、ゲート７に印加する電圧の大きさに
応じて、どちらか一方のトランジスタをターンオンさせ
ることができる。オン・チャネルの電界効果トランジス
タがターンオンすると、電子がＮ形領域４からオン・チ
ャネルを通って、Ｎベースである第１導電Ｎ形領域２に
流れ込み、ラッチアップを引き起こす。
がターンオン用の電界効果トランジスタを用いる方法が
ある。その構成は、例えば第３図のようなものである。
この場合、三重拡散法を用いて、Ｐベースである第１導
電Ｐ形領域３をＮ形領域４やP+形領域５と自己整合的に
形成する。オフ・チャネルの電界効果トランジスタとオ
ン・チャネルの電界効果トランジスタの閾値電圧を制御
することによって、ゲート７に印加する電圧の大きさに
応じて、どちらか一方のトランジスタをターンオンさせ
ることができる。オン・チャネルの電界効果トランジス
タがターンオンすると、電子がＮ形領域４からオン・チ
ャネルを通って、Ｎベースである第１導電Ｎ形領域２に
流れ込み、ラッチアップを引き起こす。
以上説明してきたターンオフゲート付きサイリスタの
電流駆動能力は、ターンオフさせることのできる最大の
ラッチアップ電流によって決まる。すなわち、ラッチア
ップ電流が大き過ぎると、オフ・チャネルを通って流れ
る一部の電流成分を差し引いても、その残りの電流成分
によってNPNトランジスタをターンオン状態に十分保つ
ことができ、サイリスタがラッチアップ状態から抜け出
ることができない。ターンオフゲート付きサイリスタの
電流駆動能力を上げるには、オフ・チャネルの抵抗を下
げ、そこを通って流れる電流を大きくし、ラッチアップ
状態から抜け出せる最大のラッチアップ電流を大きくす
る必要がある。
電流駆動能力は、ターンオフさせることのできる最大の
ラッチアップ電流によって決まる。すなわち、ラッチア
ップ電流が大き過ぎると、オフ・チャネルを通って流れ
る一部の電流成分を差し引いても、その残りの電流成分
によってNPNトランジスタをターンオン状態に十分保つ
ことができ、サイリスタがラッチアップ状態から抜け出
ることができない。ターンオフゲート付きサイリスタの
電流駆動能力を上げるには、オフ・チャネルの抵抗を下
げ、そこを通って流れる電流を大きくし、ラッチアップ
状態から抜け出せる最大のラッチアップ電流を大きくす
る必要がある。
《発明が解決しようとする問題点》 ところで、このような従来のターンオフゲート付きサ
イリスタにあっては、オフ・チャネルが第１導電形領域
（４）の表面上に二重拡散法または三重拡散法によって
形成されている。このため、オフ・チャネルを形成でき
る総面積は、第２導電形領域（４）の表面積によって決
まっており、オフ・チャネルの抵抗を微細化技術により
低下させようとしても、製品歩留りおよび製造コストの
面からそれには制限がある。したがって、最大のラッチ
アップ電流を大きくすることができず、サイリスタの電
流駆動能力を上げることができないという問題があっ
た。
イリスタにあっては、オフ・チャネルが第１導電形領域
（４）の表面上に二重拡散法または三重拡散法によって
形成されている。このため、オフ・チャネルを形成でき
る総面積は、第２導電形領域（４）の表面積によって決
まっており、オフ・チャネルの抵抗を微細化技術により
低下させようとしても、製品歩留りおよび製造コストの
面からそれには制限がある。したがって、最大のラッチ
アップ電流を大きくすることができず、サイリスタの電
流駆動能力を上げることができないという問題があっ
た。
この発明は、上記問題点に鑑みなされたもので、その
目的は、第２導電形領域（４）の所定領域に溝を形成す
るとともに、この溝の側面をオフ・チャネルとして用
い、溝の微細化によってオフ・チャネルの総面積を増大
させることにより、高い電流駆動能力が得られるターン
オフゲート付きサイリスタを提供することにある。
目的は、第２導電形領域（４）の所定領域に溝を形成す
るとともに、この溝の側面をオフ・チャネルとして用
い、溝の微細化によってオフ・チャネルの総面積を増大
させることにより、高い電流駆動能力が得られるターン
オフゲート付きサイリスタを提供することにある。
《問題点を解決するための手段》 この発明は、上記のような目的を達成するため、 第１導電形で形成された第１の領域、第２導電形で形
成された第２の領域、第１導電形で形成された第３の領
域および第２導電形で形成された第４の領域からなるエ
ピタキシャル多層膜より形成されたサイリスタであっ
て、 上記第４の領域の所定領域に上記第３の領域に達する
ように形成された溝と、 ターンオフゲート電圧印加時には、上記第４の領域の
上記溝の側面に反転層が形成されるように、上記溝内に
酸化膜を介して形成されたターンオフゲートと、 上記第４の領域の表面上にショットキ接合またはオー
ミック接合で接合され、かつ上記第４の領域、上記酸化
膜及び上記ゲートからなるMOS構造と接触するように形
成された電極と、 を有し、 上記第３の領域をドレイン領域とするとともに上記電
極をソース領域とする電界効果トランジスタを備えたこ
とを特徴とする。
成された第２の領域、第１導電形で形成された第３の領
域および第２導電形で形成された第４の領域からなるエ
ピタキシャル多層膜より形成されたサイリスタであっ
て、 上記第４の領域の所定領域に上記第３の領域に達する
ように形成された溝と、 ターンオフゲート電圧印加時には、上記第４の領域の
上記溝の側面に反転層が形成されるように、上記溝内に
酸化膜を介して形成されたターンオフゲートと、 上記第４の領域の表面上にショットキ接合またはオー
ミック接合で接合され、かつ上記第４の領域、上記酸化
膜及び上記ゲートからなるMOS構造と接触するように形
成された電極と、 を有し、 上記第３の領域をドレイン領域とするとともに上記電
極をソース領域とする電界効果トランジスタを備えたこ
とを特徴とする。
《作用》 この発明によれば、第２導電形で形成された第４の領
域に溝を形成し、この溝の側面を反転層として用いてい
るため、溝の微細化によってその数を増やすことがで
き、また、第４の領域、酸化膜及びターンオフゲートか
らなるMOS構造と接触するように第４の領域上に形成し
た（換言すれば、電極をターンオフ時の反転層と接触す
るように形成した）ため、簡単な構造でターンオフが可
能となり、溝の数をより増大させることができる。
域に溝を形成し、この溝の側面を反転層として用いてい
るため、溝の微細化によってその数を増やすことがで
き、また、第４の領域、酸化膜及びターンオフゲートか
らなるMOS構造と接触するように第４の領域上に形成し
た（換言すれば、電極をターンオフ時の反転層と接触す
るように形成した）ため、簡単な構造でターンオフが可
能となり、溝の数をより増大させることができる。
なお、第１の領域と第２の領域の接合、または第３の
領域と第４の領域の接合のいずれかが、逆バイアスされ
るため、電位関係が固定される構造であることから、ソ
ース側の耐圧を必要としない点に着目し、本発明では、
第４の領域の表面上にソース領域となる電極をオーミッ
ク接合またはショットキ接合で形成することができ、こ
れによって、第４の領域中の溝側面にソース領域を形成
することを不要にしたものである。
領域と第４の領域の接合のいずれかが、逆バイアスされ
るため、電位関係が固定される構造であることから、ソ
ース側の耐圧を必要としない点に着目し、本発明では、
第４の領域の表面上にソース領域となる電極をオーミッ
ク接合またはショットキ接合で形成することができ、こ
れによって、第４の領域中の溝側面にソース領域を形成
することを不要にしたものである。
これにより、オフチャネル抵抗を減少させ、ターンオ
フできる最大のラッチアップ電流、すなわちサイリスタ
の電流駆動能力を従来に比べより向上させることができ
る。
フできる最大のラッチアップ電流、すなわちサイリスタ
の電流駆動能力を従来に比べより向上させることができ
る。
《実施例》 以下、この発明を図面に基づいて説明する。
第１図は、この発明の一実施例を示す断面図である。
まず構成を説明すると、下側より上側に向かって順次
積層された第１の領域である第１導電Ｐ形領域１、第２
の領域である第２導電Ｎ形領域２、第３の領域である第
１導電Ｐ形領域３および第４の領域である第２導電Ｎ形
領域４からなる多層膜によってサイリスタが形成されて
いる。そのうち、最上層である第２導電Ｎ形領域４内の
所定領域には溝10が形成され、その溝10の内側面は酸化
膜６によって覆われている。この溝は、第２導電Ｎ形領
域４を貫通し、ドレインである第１導電Ｐ形領域３に到
達している。さらに、溝10の内側には反転層が生成され
るように、酸化膜６を介してターンオフ用ゲート７が形
成されている。そして、電極８が第２導電Ｎ形領域４と
接触するように形成されている。この電極８は、酸化膜
６によってゲート７から絶縁されている。
積層された第１の領域である第１導電Ｐ形領域１、第２
の領域である第２導電Ｎ形領域２、第３の領域である第
１導電Ｐ形領域３および第４の領域である第２導電Ｎ形
領域４からなる多層膜によってサイリスタが形成されて
いる。そのうち、最上層である第２導電Ｎ形領域４内の
所定領域には溝10が形成され、その溝10の内側面は酸化
膜６によって覆われている。この溝は、第２導電Ｎ形領
域４を貫通し、ドレインである第１導電Ｐ形領域３に到
達している。さらに、溝10の内側には反転層が生成され
るように、酸化膜６を介してターンオフ用ゲート７が形
成されている。そして、電極８が第２導電Ｎ形領域４と
接触するように形成されている。この電極８は、酸化膜
６によってゲート７から絶縁されている。
次に、この実施例の作用を説明する。
いまゲート７に電圧を印加すると、溝10の側面にオフ
・チャネルが形成され、Ｐ形領域３内の正孔の一部がオ
フ・チャネルを通って電極８へ直接流れる。その結果と
して、Ｎ形領域４、Ｐ形領域３およびＮ形領域２からな
るNPNバイポーラトランジスタのベース電流が減少し、
ついにはターンオフし、サイリスタがラッチアップ状態
から抜け出る。
・チャネルが形成され、Ｐ形領域３内の正孔の一部がオ
フ・チャネルを通って電極８へ直接流れる。その結果と
して、Ｎ形領域４、Ｐ形領域３およびＮ形領域２からな
るNPNバイポーラトランジスタのベース電流が減少し、
ついにはターンオフし、サイリスタがラッチアップ状態
から抜け出る。
この場合のオフ・チャネル抵抗を決める要素は、Ｎ形
領域４の厚みと溝10の内側面の総面積である。さらにい
えば、Ｎ形領域４の厚みが薄ければ薄いほどオフ・チャ
ネル抵抗が減少するが、耐圧も減少してしまう。また、
溝10の内側面の総面積は、溝10の数に比例するために、
微細化すればするほど溝10の数を多くでき、その総面積
がそれに比例して限度なく大きくなる。そして、溝10の
内側面の総面積が増大すると、オフ・チャネル抵抗が反
比例して減少し、サイリスタの電流駆動能力が増大す
る。
領域４の厚みと溝10の内側面の総面積である。さらにい
えば、Ｎ形領域４の厚みが薄ければ薄いほどオフ・チャ
ネル抵抗が減少するが、耐圧も減少してしまう。また、
溝10の内側面の総面積は、溝10の数に比例するために、
微細化すればするほど溝10の数を多くでき、その総面積
がそれに比例して限度なく大きくなる。そして、溝10の
内側面の総面積が増大すると、オフ・チャネル抵抗が反
比例して減少し、サイリスタの電流駆動能力が増大す
る。
また、本実施例では、図２や図３に示した従来例と異
なり、電極８とＮ形領域４の間のP+形領域５をなくして
いるが、P+形領域５をなくしても、電極８とＮ形領域４
の間の接合がショットキ接合を形成していれば、オフ・
チャネルの電界効果トランジスタができる。さらに、電
極８とＮ形領域４間の接合がオーミック接合になっても
よい。すなわち、ゲート電圧によってオフ・チャネルが
誘起され、このオフ・チャネルを通ってＰ形領域３内の
正孔が電極８へ直接流れ込むことができる。
なり、電極８とＮ形領域４の間のP+形領域５をなくして
いるが、P+形領域５をなくしても、電極８とＮ形領域４
の間の接合がショットキ接合を形成していれば、オフ・
チャネルの電界効果トランジスタができる。さらに、電
極８とＮ形領域４間の接合がオーミック接合になっても
よい。すなわち、ゲート電圧によってオフ・チャネルが
誘起され、このオフ・チャネルを通ってＰ形領域３内の
正孔が電極８へ直接流れ込むことができる。
ここでは、上記領域１〜４からなるサイリスタ構造PN
PNのうち、どらかのPN接合が必ず逆バイアスされるため
に、電位の関係が固定される。つまり、電極８の電位は
必ずＰ形領域３の電位よりも低くなる。したがって、こ
の場合は一般的なUMOSと異なり、ソースとなる電極８側
の耐圧を必要としない。そのために、ここではソース側
の接合として、ショットキ接合やオーミック接合を用い
てもよく、P+形領域５をなくすことができる。
PNのうち、どらかのPN接合が必ず逆バイアスされるため
に、電位の関係が固定される。つまり、電極８の電位は
必ずＰ形領域３の電位よりも低くなる。したがって、こ
の場合は一般的なUMOSと異なり、ソースとなる電極８側
の耐圧を必要としない。そのために、ここではソース側
の接合として、ショットキ接合やオーミック接合を用い
てもよく、P+形領域５をなくすことができる。
また、この実施例のサイリスタは、P+形領域５をなく
したために、サイリスタの構造が簡単になって溝10の微
細化が容易になる。したがって、溝10の数を簡単に増や
すことができ、より高い電流駆動能力を得ることができ
る。
したために、サイリスタの構造が簡単になって溝10の微
細化が容易になる。したがって、溝10の数を簡単に増や
すことができ、より高い電流駆動能力を得ることができ
る。
《発明の効果》 以上説明してきたように、この発明によれば、 （ａ）第２導電形で形成された第４の領域に溝を形成
し、この溝の側面を反転層として用いているため、溝の
微細化によってその数を増やすことができ、 （ｂ）また、第４の領域、酸化膜及びターンオフゲート
からなるMOS構造と接触するように第４の領域上に形成
した（換言すれば、電極をターンオフ時の反転層と接触
するように形成した）ため、簡単な構造でターンオフが
可能となり、溝の数をより増大させることができる。
し、この溝の側面を反転層として用いているため、溝の
微細化によってその数を増やすことができ、 （ｂ）また、第４の領域、酸化膜及びターンオフゲート
からなるMOS構造と接触するように第４の領域上に形成
した（換言すれば、電極をターンオフ時の反転層と接触
するように形成した）ため、簡単な構造でターンオフが
可能となり、溝の数をより増大させることができる。
（ｃ）なお、第１の領域と第２の領域の接合、または第
３の領域と第４の領域の接合のいずれかが、逆バイアス
されるため、電位関係が固定される構造であることか
ら、ソース側の耐圧を必要としない点に着目し、本願発
明では、第４の領域の表面上にソース領域となる電極を
オーミック接合またはショットキ接合で形成することが
でき、これによって、第４の領域中の溝側面にソース領
域を形成することを不要にしたものである。
３の領域と第４の領域の接合のいずれかが、逆バイアス
されるため、電位関係が固定される構造であることか
ら、ソース側の耐圧を必要としない点に着目し、本願発
明では、第４の領域の表面上にソース領域となる電極を
オーミック接合またはショットキ接合で形成することが
でき、これによって、第４の領域中の溝側面にソース領
域を形成することを不要にしたものである。
これにより、オフチャネル抵抗を減少させ、ターンオ
フできる最大のラッチアップ電流、すなわちサイリスタ
の電流駆動能力を従来に比べより向上させることができ
る。
フできる最大のラッチアップ電流、すなわちサイリスタ
の電流駆動能力を従来に比べより向上させることができ
る。
第１図はこの発明の第１実施例を示す断面図、第２図は
ターンオフゲート付きサイリスタの従来例を示す断面
図、第３図はターンオンおよびターンオフゲート付きサ
イリスタの従来例を示す断面図である。 1,3…第１導電Ｐ形領域 2,4…第２導電Ｎ形領域 ６……酸化膜 ７……ターンオフ用ゲート ８……電極 10……溝
ターンオフゲート付きサイリスタの従来例を示す断面
図、第３図はターンオンおよびターンオフゲート付きサ
イリスタの従来例を示す断面図である。 1,3…第１導電Ｐ形領域 2,4…第２導電Ｎ形領域 ６……酸化膜 ７……ターンオフ用ゲート ８……電極 10……溝
Claims (1)
- 【請求項１】第１導電形で形成された第１の領域、第２
導電形で形成された第２の領域、第１導電形で形成され
た第３の領域および第２導電形で形成された第４の領域
からなるエピタキシャル多層膜より形成されたサイリス
タであって、 上記第４の領域の所定領域に上記第３の領域に達するよ
うに形成された溝と、 ターンオフゲート電圧印加時には、上記第４の領域の上
記溝の側面に反転層が形成されるように、上記溝内に酸
化膜を介して形成されたターンオフゲートと、 上記第４の領域の表面上にショットキ接合またはオーミ
ック接合で接合され、かつ上記第４の領域、上記酸化膜
及び上記ゲートからなるMOS構造と接触するように形成
された電極と、 を有し、 上記第３の領域をドレイン領域とするとともに上記電極
をソース領域とする電界効果トランジスタを備えたこと
を特徴とするターンオフゲート付きサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1193756A JP2501236B2 (ja) | 1989-07-26 | 1989-07-26 | タ―ンオフゲ―ト付きサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1193756A JP2501236B2 (ja) | 1989-07-26 | 1989-07-26 | タ―ンオフゲ―ト付きサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0358482A JPH0358482A (ja) | 1991-03-13 |
| JP2501236B2 true JP2501236B2 (ja) | 1996-05-29 |
Family
ID=16313291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1193756A Expired - Lifetime JP2501236B2 (ja) | 1989-07-26 | 1989-07-26 | タ―ンオフゲ―ト付きサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2501236B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0527600B1 (en) * | 1991-08-08 | 2003-06-25 | Kabushiki Kaisha Toshiba | Insulated trench gate bipolar transistor |
| JP5618430B2 (ja) * | 2010-10-07 | 2014-11-05 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS509156A (ja) * | 1973-05-29 | 1975-01-30 | ||
| JPS568197A (en) * | 1979-07-02 | 1981-01-27 | Matsushita Electric Ind Co Ltd | Volume controller for electronic musical instrument |
| DE2945324A1 (de) * | 1979-11-09 | 1981-05-21 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit verbessertem schaltverhalten |
| JP2524370B2 (ja) * | 1986-12-05 | 1996-08-14 | ゼネラル・エレクトリック・カンパニイ | 半導体デバイスの製造方法 |
-
1989
- 1989-07-26 JP JP1193756A patent/JP2501236B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0358482A (ja) | 1991-03-13 |
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