JPH0358482A - ターンオフゲート付きサイリスタ - Google Patents
ターンオフゲート付きサイリスタInfo
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- JPH0358482A JPH0358482A JP19375689A JP19375689A JPH0358482A JP H0358482 A JPH0358482 A JP H0358482A JP 19375689 A JP19375689 A JP 19375689A JP 19375689 A JP19375689 A JP 19375689A JP H0358482 A JPH0358482 A JP H0358482A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
《産業上の利用分野}
この発明は、ゲート電極への電圧印加により大きな電流
駆動能力が得られるターンオフゲート付きサイリスタに
関する。
駆動能力が得られるターンオフゲート付きサイリスタに
関する。
《従来の技術)
従来のターンオフゲ−1・付きサイリスタとしては、例
えば第6図に示すようなものがある。これは、IEDM
’87.29.3,pp.666〜669.1987
に示されているターンオフゲート付きサイリスタである
。その構成を説明すると、第1導電P形領域1、第2導
電N形領域2、第1導電P形領域3および第2導電N形
領域4からなる多層膜によってサイリスタが形成されて
いる。
えば第6図に示すようなものがある。これは、IEDM
’87.29.3,pp.666〜669.1987
に示されているターンオフゲート付きサイリスタである
。その構成を説明すると、第1導電P形領域1、第2導
電N形領域2、第1導電P形領域3および第2導電N形
領域4からなる多層膜によってサイリスタが形成されて
いる。
そのうち第1導電P形領域3上の所定領域には、酸化膜
6を介してターンオフゲート(以下ゲートという)7が
形成されている。このゲート7を不純物導入拡散のため
のマスクとして、二重拡散法によって第2導電N形領域
4が形成されているとともに、この領域4内に第1導電
P十形領域5が自己整合的に形成されている。そして、
第1導電P十形領域5と第2導電N形領域4とに接触す
るAl等の電極8が形成されている。
6を介してターンオフゲート(以下ゲートという)7が
形成されている。このゲート7を不純物導入拡散のため
のマスクとして、二重拡散法によって第2導電N形領域
4が形成されているとともに、この領域4内に第1導電
P十形領域5が自己整合的に形成されている。そして、
第1導電P十形領域5と第2導電N形領域4とに接触す
るAl等の電極8が形成されている。
次に、この作用を説明すると、」二記領域1〜4より構
成されたサイリスタがなんらかの原因でターンオンすれ
ば、サイリスタがラッチアップして大電流が流れる。こ
のラッチアップ状態を用いて電流を流すため、サイリス
タはトランジスタよりも大きな電流を流すことができる
。ただし、サイリスクをターンオフさせるためには、正
帰環を形成しているPNP}ランジスタまたはNPNト
ランジスタのベース電流を引き抜く必要がある。
成されたサイリスタがなんらかの原因でターンオンすれ
ば、サイリスタがラッチアップして大電流が流れる。こ
のラッチアップ状態を用いて電流を流すため、サイリス
タはトランジスタよりも大きな電流を流すことができる
。ただし、サイリスクをターンオフさせるためには、正
帰環を形成しているPNP}ランジスタまたはNPNト
ランジスタのベース電流を引き抜く必要がある。
第6図に示す従来例の構造は、サイリスタをターンオフ
させるために、NPN}ランジスタのベース電流を引き
抜くようになっている。具体的には、ゲート7に電圧を
印加すると、オフ・チャネルの電界効果トランジスタが
ターンオンし、オフ・チャネルが形成される。このオフ
・チャネルによって、Pベースである第1導qP形領域
3の正孔の一部がN形領域4を通らずに、ソースである
P十形領域5を経て電極8へ流れ出す。その結果として
、上記3つの領域2, 3. 4によって構戊されたN
PNバイボーラトランジスタがターンオフする。すなわ
ち、サイリスタがラッチアップ状態から解放されてター
ンオフする。
させるために、NPN}ランジスタのベース電流を引き
抜くようになっている。具体的には、ゲート7に電圧を
印加すると、オフ・チャネルの電界効果トランジスタが
ターンオンし、オフ・チャネルが形成される。このオフ
・チャネルによって、Pベースである第1導qP形領域
3の正孔の一部がN形領域4を通らずに、ソースである
P十形領域5を経て電極8へ流れ出す。その結果として
、上記3つの領域2, 3. 4によって構戊されたN
PNバイボーラトランジスタがターンオフする。すなわ
ち、サイリスタがラッチアップ状態から解放されてター
ンオフする。
」二記サイリスタをターンオンさせる方法として、例え
ばターンオンmの電界効果トランジスタを用いる方法が
ある。その構成は、例えば第7図のようなものである。
ばターンオンmの電界効果トランジスタを用いる方法が
ある。その構成は、例えば第7図のようなものである。
この場合、三重拡散法を用いて、Pベースである第1導
電P形領域3をN形領域4やP十形領域5と自己整合的
に形成する。オフ・チャネルの電界効果トランジスタと
オン・チャネルの電界効果トランジスタの閾値電圧を制
御することによって、ゲート7に印加する電圧の大きさ
に応じて、どちらか一方のトランジスタをターンオンさ
せることができる。オン・チャネルの電界効果トランジ
スタがターンオンすると、電子がN形領域4からオン・
チャネルを通って、Nベースである第1導電N形領域2
に流れ込み、ラッチアップを引き起こす。
電P形領域3をN形領域4やP十形領域5と自己整合的
に形成する。オフ・チャネルの電界効果トランジスタと
オン・チャネルの電界効果トランジスタの閾値電圧を制
御することによって、ゲート7に印加する電圧の大きさ
に応じて、どちらか一方のトランジスタをターンオンさ
せることができる。オン・チャネルの電界効果トランジ
スタがターンオンすると、電子がN形領域4からオン・
チャネルを通って、Nベースである第1導電N形領域2
に流れ込み、ラッチアップを引き起こす。
以」二説明してきたターンオフゲート付きサイリスタの
電流駆動能力は、ターンオフさせることのできる最大の
ラッチアップ電流によって決まる。
電流駆動能力は、ターンオフさせることのできる最大の
ラッチアップ電流によって決まる。
すなわち、ラッチアップ電流が大き過ぎると、オフ・チ
ャネルを通って流れる一部の電流成分を差し引いても、
その残りの電流成分によってNPNトランジスタをター
ンオン状態に十分保つことができ、サイリスクがラッチ
アップ状態から抜け出ることができない。ターンオフゲ
ート付きサイリスタの電流駆動能力を上げるには、オフ
・チャネルの抵抗を下げ、そこを通って流れる電流を大
きくし、ラッチアップ状態から抜け出せる最大のラッチ
アップ電流を大きくする必要がある。
ャネルを通って流れる一部の電流成分を差し引いても、
その残りの電流成分によってNPNトランジスタをター
ンオン状態に十分保つことができ、サイリスクがラッチ
アップ状態から抜け出ることができない。ターンオフゲ
ート付きサイリスタの電流駆動能力を上げるには、オフ
・チャネルの抵抗を下げ、そこを通って流れる電流を大
きくし、ラッチアップ状態から抜け出せる最大のラッチ
アップ電流を大きくする必要がある。
(発明が解決しようとする問題点)
ところで、このような従来のターンオフゲート付きサイ
リスタにあっては、オフ・チャネルが第2導電形領域(
4)の表面上に二重拡散法または三乗拡散法によって形
成されている。このため、オフ・チャネルを形成できる
総面積は、第2導電形領域(4)の表面積によって決ま
っており、オフ・チャネルの抵抗を微細化技術により低
下させようとしても、製品歩留りおよび製造コストの面
からそれには制限がある。したがって、最大のラッチア
ップ電流を大きくすることができず、サイリスタの電流
駆動能力を上げることができないという問題があった。
リスタにあっては、オフ・チャネルが第2導電形領域(
4)の表面上に二重拡散法または三乗拡散法によって形
成されている。このため、オフ・チャネルを形成できる
総面積は、第2導電形領域(4)の表面積によって決ま
っており、オフ・チャネルの抵抗を微細化技術により低
下させようとしても、製品歩留りおよび製造コストの面
からそれには制限がある。したがって、最大のラッチア
ップ電流を大きくすることができず、サイリスタの電流
駆動能力を上げることができないという問題があった。
この発明は、上記問題点に鑑みなされたもので、その目
的は、第2導電形領域(4)の所定領域に満を形成する
とともに、この溝の側面をオフ・チャネルとして用い、
溝の微細化によってオフ・チャネルの総面積を増大させ
ることにより、高い電流駆動能力が得られるターンオフ
ゲート付きサイリスタを提供することにある。
的は、第2導電形領域(4)の所定領域に満を形成する
とともに、この溝の側面をオフ・チャネルとして用い、
溝の微細化によってオフ・チャネルの総面積を増大させ
ることにより、高い電流駆動能力が得られるターンオフ
ゲート付きサイリスタを提供することにある。
《問題点を解決するための手段)
この発明は、上記のような目的を達或するため、第1導
電形で形成された第1の領域、第2導電形で形成された
第2の領域、第1導電形で形成された第3の領域および
電極付き第2導電形で形成された第4の領域からなるエ
ピタキシャル多層膜より形成されたサイリスタであって
、第2導電形で形成された第4の領域の所定領域に、第
1導電形で形成された第3の領域に達する清を設けると
ともに、この溝の内側面に、ターンオフゲート電圧の印
加によって反転層が形成されるように、酸化膜を介して
ターンオフゲ−1・を形威し、前記第1導電形で形成さ
れた第3の領域をドレイン領域とする電界効果l・ラン
ジスタを備えたことを特徴とする。
電形で形成された第1の領域、第2導電形で形成された
第2の領域、第1導電形で形成された第3の領域および
電極付き第2導電形で形成された第4の領域からなるエ
ピタキシャル多層膜より形成されたサイリスタであって
、第2導電形で形成された第4の領域の所定領域に、第
1導電形で形成された第3の領域に達する清を設けると
ともに、この溝の内側面に、ターンオフゲート電圧の印
加によって反転層が形成されるように、酸化膜を介して
ターンオフゲ−1・を形威し、前記第1導電形で形成さ
れた第3の領域をドレイン領域とする電界効果l・ラン
ジスタを備えたことを特徴とする。
(作用)
上記の構成において、ゲートにターンオフゲート電圧を
印加すると、酸化膜を介してオフ・チャネルが誘起され
、このオフ・チャネルを第1導電形で形成された領域内
の正孔が通ってカソード電極に流れ、これによりNPN
バイポーラトランジスタがターンオフしてサイリスタが
ラッチアップ状態から解放される。
印加すると、酸化膜を介してオフ・チャネルが誘起され
、このオフ・チャネルを第1導電形で形成された領域内
の正孔が通ってカソード電極に流れ、これによりNPN
バイポーラトランジスタがターンオフしてサイリスタが
ラッチアップ状態から解放される。
このときのオフ・チャネル抵抗は、溝内側の反転層の総
面積が大きいほど小さくなる。したがって、溝の微細化
により反転層の総面積を大きくすることによってオフ・
チャネル抵抗が小さくなり、サイリスタの電流駆動能力
を増大させることができる。
面積が大きいほど小さくなる。したがって、溝の微細化
により反転層の総面積を大きくすることによってオフ・
チャネル抵抗が小さくなり、サイリスタの電流駆動能力
を増大させることができる。
《実施例〉
以下、この発明を図面に基づいて説明する。
第1図は、この発明の一実施例を示す断面図である。
まず構成を説川すると、下側より上側に向かって順次積
層された第1の領域である第1導電P形領域1、第2の
領域である第2導電N形領域2、第3の領域である第1
導電P形領域3および第4の領域である第2導電N形領
域4からなる多層膜によってサイリスタが形成されてい
る。そのうち、最上層である第2導電N形領域4内の所
定領域には溝10が形成され、その溝10の内側面は酸
化膜6によって覆われている。この溝は、第2導電N形
領域4を貫通し、ドレインである第1導電P形領域3に
到達している。さらに、溝10の内側には反転層が生成
するように、酸化膜6を介してターンオフ用ゲー1−7
が形成されている。最後に、電極8が第1導71P形領
域5および第2導電N形領域4と接触するように形成さ
れている。この電極8は、酸化II!16によってゲー
ト7から絶縁されている。
層された第1の領域である第1導電P形領域1、第2の
領域である第2導電N形領域2、第3の領域である第1
導電P形領域3および第4の領域である第2導電N形領
域4からなる多層膜によってサイリスタが形成されてい
る。そのうち、最上層である第2導電N形領域4内の所
定領域には溝10が形成され、その溝10の内側面は酸
化膜6によって覆われている。この溝は、第2導電N形
領域4を貫通し、ドレインである第1導電P形領域3に
到達している。さらに、溝10の内側には反転層が生成
するように、酸化膜6を介してターンオフ用ゲー1−7
が形成されている。最後に、電極8が第1導71P形領
域5および第2導電N形領域4と接触するように形成さ
れている。この電極8は、酸化II!16によってゲー
ト7から絶縁されている。
第2図にこの実施例の製造方法の一例を示す。
その製造方法を段階的に説明すると、まず第2図(A)
に示すように、P形領域1の基板上にエピタキシャル戊
長法によって、N形領域2、P形領域3およびN形領域
4を漸次形成する。次いで、N形領域4を川いて、その
上面にP十形領域5を形成する。次に、同図(B)に示
すように、P+形領域5内の所定領域に、異方性エッチ
ングやイオンエッチング法などを用いて溝10を形成す
る。
に示すように、P形領域1の基板上にエピタキシャル戊
長法によって、N形領域2、P形領域3およびN形領域
4を漸次形成する。次いで、N形領域4を川いて、その
上面にP十形領域5を形成する。次に、同図(B)に示
すように、P+形領域5内の所定領域に、異方性エッチ
ングやイオンエッチング法などを用いて溝10を形成す
る。
この溝10は、P十形領域5およびN形領域4を貫通し
てP形領域3に到達させる。さらに、溝10の内側面を
熱酸化法などによって所定厚の酸化膜6で覆う。この後
、同図(C)に示すように、CVD法などによって厚い
多結品シリコン膜を形成し、エッチング法によってその
多結晶シリコン膜をエッチングし、溝10の中の多結品
シリコンのみを残し、これによりゲート7を形成する。
てP形領域3に到達させる。さらに、溝10の内側面を
熱酸化法などによって所定厚の酸化膜6で覆う。この後
、同図(C)に示すように、CVD法などによって厚い
多結品シリコン膜を形成し、エッチング法によってその
多結晶シリコン膜をエッチングし、溝10の中の多結品
シリコンのみを残し、これによりゲート7を形成する。
次に、同図(D)に示すように、熱酸化法によってゲー
ト7上部の酸化を行い、エッチング法によってN形領域
4およびP十形領域5上の酸化膜6を除去する。最後に
、電極8となるAl板などを蒸着法などによって形成す
る。
ト7上部の酸化を行い、エッチング法によってN形領域
4およびP十形領域5上の酸化膜6を除去する。最後に
、電極8となるAl板などを蒸着法などによって形成す
る。
次に、この実施例の作川を説明する。
いまゲート7に電圧を印加すると、満10の側面にオフ
・チャネルが形成され、P形領域3内の正孔の一部がオ
フ●チャネルを通ってP十形領域5へ直接流れる。その
結果として、N形領域4、P形領域3およびN形領域2
からなるNPNバイボーラトランジスタのベース電流が
減少し、ついにはターンオフし、サイリスタがラッチア
ップ状態から抜け出る。
・チャネルが形成され、P形領域3内の正孔の一部がオ
フ●チャネルを通ってP十形領域5へ直接流れる。その
結果として、N形領域4、P形領域3およびN形領域2
からなるNPNバイボーラトランジスタのベース電流が
減少し、ついにはターンオフし、サイリスタがラッチア
ップ状態から抜け出る。
この場合のオフ・チャネル抵抗を決める要素は、N形領
域4の厚みと溝10の内側面の総面積である。さらにい
えば、N形領域4の厚みが薄ければ薄いほどオフ・チャ
ネル抵抗が減少するが、耐圧も減少してしまう。また、
溝10の内側面の総面積は、溝10の数に比例するため
に、微細化すればするほど溝10の数を多くでき、その
総面積がそれに比例して限度なく大きくなる。そして、
満10の内側面の総面積が増大すると、オフ・チャネル
抵抗が反比fflして減少し、サイリスタの電流駆動能
力が増大する。
域4の厚みと溝10の内側面の総面積である。さらにい
えば、N形領域4の厚みが薄ければ薄いほどオフ・チャ
ネル抵抗が減少するが、耐圧も減少してしまう。また、
溝10の内側面の総面積は、溝10の数に比例するため
に、微細化すればするほど溝10の数を多くでき、その
総面積がそれに比例して限度なく大きくなる。そして、
満10の内側面の総面積が増大すると、オフ・チャネル
抵抗が反比fflして減少し、サイリスタの電流駆動能
力が増大する。
第3図には他の実施例を示す。この実施例は、第1図に
示した前記実施例のP十形領域5をなくした構造である
。P十形領域5をなくしても、電1属8とN形領域4の
間の接合がショットキ接合を形成していれば、オフ・チ
ャネルの電界効果トランジスタができる。さらに、電極
8とN形領域4間の接合がオーミック接合になっても、
前記実施fuJと同じ効果を得ることができる。すなわ
ち、ゲート電圧によってオフ・チャネルが誘起され、こ
のオフ・チャネルを通ってP形領域3内の正孔が電極8
へ直接流れ込むことができる。
示した前記実施例のP十形領域5をなくした構造である
。P十形領域5をなくしても、電1属8とN形領域4の
間の接合がショットキ接合を形成していれば、オフ・チ
ャネルの電界効果トランジスタができる。さらに、電極
8とN形領域4間の接合がオーミック接合になっても、
前記実施fuJと同じ効果を得ることができる。すなわ
ち、ゲート電圧によってオフ・チャネルが誘起され、こ
のオフ・チャネルを通ってP形領域3内の正孔が電極8
へ直接流れ込むことができる。
ここでは、上記領域1〜4からなるサイリスタ構造PN
PNのうち、どらかのPN接合が必ず逆バイアスされる
ために、電位の関係が固定される。
PNのうち、どらかのPN接合が必ず逆バイアスされる
ために、電位の関係が固定される。
つまり、電極8の電位は必ずP形領域3の電位よりも低
くなる。したがって、この場合は一般的なUMOSと異
なり、ソース(第1図ではP十形領域5、第3図では電
極8)側の耐圧を必要としない。そのために、ここでは
ソース側の接合として、ショッ1・キ接合やオーミック
接合を用いてもよく、第1図のP十形領域5をなくすこ
とができる。
くなる。したがって、この場合は一般的なUMOSと異
なり、ソース(第1図ではP十形領域5、第3図では電
極8)側の耐圧を必要としない。そのために、ここでは
ソース側の接合として、ショッ1・キ接合やオーミック
接合を用いてもよく、第1図のP十形領域5をなくすこ
とができる。
この実施例のサイリスタは、前記実施例と同じ作用をす
る。さらにこの例では、P十形領域5をなくしたために
、サイリスタの構造が簡単になって満10の微細化が容
易になる。したがって、溝10の数を簡単に増やすこと
ができ、より高い電流駆動能力を得ることができる。
る。さらにこの例では、P十形領域5をなくしたために
、サイリスタの構造が簡単になって満10の微細化が容
易になる。したがって、溝10の数を簡単に増やすこと
ができ、より高い電流駆動能力を得ることができる。
第4図に別の実施例を示す。この例では、第3図と同様
にP十形領域5が省略されている。また、ここでは電極
8とN形領域4との間にショッ1・キ接合が形成されて
いる。ただし、この場合ターンオフゲートを形成する領
域と異なるところ、例えばチップ周辺などに電Ffi.
8と接するN十形領域9が設けられている。このN十形
領域9は、サイリスタのカソード・コンタクト抵抗を減
らし、サイリスタのターンオン抵抗を減らす働きをする
。
にP十形領域5が省略されている。また、ここでは電極
8とN形領域4との間にショッ1・キ接合が形成されて
いる。ただし、この場合ターンオフゲートを形成する領
域と異なるところ、例えばチップ周辺などに電Ffi.
8と接するN十形領域9が設けられている。このN十形
領域9は、サイリスタのカソード・コンタクト抵抗を減
らし、サイリスタのターンオン抵抗を減らす働きをする
。
第5図には、この発四のさらに別の実施例を示す。この
fflJは、第1図のサイリスタ構造においてオン・チ
ャネルの電界効果トランジスタを付加したものである。
fflJは、第1図のサイリスタ構造においてオン・チ
ャネルの電界効果トランジスタを付加したものである。
具体的には、P形領域3を貫通してN形領域2まで到達
するような深い溝10を形成したものである。なお、こ
れと同様に、第3図のサイリスタ構造にもオン・チャネ
ルの電界効果1・ランジスタを付加できる。
するような深い溝10を形成したものである。なお、こ
れと同様に、第3図のサイリスタ構造にもオン・チャネ
ルの電界効果1・ランジスタを付加できる。
(発明の効果)
以上説明してきたように、この発明によれば、その構成
を、第2導電形で形成された第4の領域(4)の所定領
域に構(10)を形成し、この溝(10)の内側面をオ
フ・チャネルとして用いるようにしたため、満(10)
の微細化によってその数を限りなく増やすことができ、
これによりオフ◆チャネル抵抗を減少させ、ターンオフ
できる最大のラッチアップ電流、すなわちサイリスタの
電流駆動能力を従来に比べ上げることができるという効
果が得られる。
を、第2導電形で形成された第4の領域(4)の所定領
域に構(10)を形成し、この溝(10)の内側面をオ
フ・チャネルとして用いるようにしたため、満(10)
の微細化によってその数を限りなく増やすことができ、
これによりオフ◆チャネル抵抗を減少させ、ターンオフ
できる最大のラッチアップ電流、すなわちサイリスタの
電流駆動能力を従来に比べ上げることができるという効
果が得られる。
第1図はこの発明の第1実施例を示す断面図、第2図(
A)〜(D)は第1実施例の製造方法を示す工程図、第
3図はこの発明の第2実施例を示す断面図、第4図はこ
の発明の第3実施例を示す断面図、第5図はこの発明の
第4実施例を示す断面図、第6図はターンオフゲート付
きサイリスタの従来例を示す断面図、第7図はターンオ
ンおよびターンオフゲート付きサイリスクの従来例を示
す断面図である。 1,3・・・第1導電P形領域 2.4・・・第2導電N形領域 6・・・・・・・・・酸化膜 7・・・・・・・・・ターンオフ用ゲート8・・・・・
・・・・電極 10・・・・・・溝 特許出踊人 日産自動車株式会社
A)〜(D)は第1実施例の製造方法を示す工程図、第
3図はこの発明の第2実施例を示す断面図、第4図はこ
の発明の第3実施例を示す断面図、第5図はこの発明の
第4実施例を示す断面図、第6図はターンオフゲート付
きサイリスタの従来例を示す断面図、第7図はターンオ
ンおよびターンオフゲート付きサイリスクの従来例を示
す断面図である。 1,3・・・第1導電P形領域 2.4・・・第2導電N形領域 6・・・・・・・・・酸化膜 7・・・・・・・・・ターンオフ用ゲート8・・・・・
・・・・電極 10・・・・・・溝 特許出踊人 日産自動車株式会社
Claims (1)
- 【特許請求の範囲】 1、第1導電形で形成された第1の領域、第2導電形で
形成された第2の領域、第1導電形で形成された第3の
領域および電極付き第2導電形で形成された第4の領域
からなるエピタキシャル多層膜より形成されたサイリス
タであって、 第2導電形で形成された第4の領域の所定領域に、第1
導電形で形成された第3の領域に達する溝を設けるとと
もに、この溝の内側面に、ターンオフゲート電圧の印加
によって反転層が形成されるように、酸化膜を介してタ
ーンオフゲートを形成し、前記第1導電形で形成された
第3の領域をドレイン領域とする電界効果トランジスタ
を備えたことを特徴とするターンオフゲート付きサイリ
スタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1193756A JP2501236B2 (ja) | 1989-07-26 | 1989-07-26 | タ―ンオフゲ―ト付きサイリスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1193756A JP2501236B2 (ja) | 1989-07-26 | 1989-07-26 | タ―ンオフゲ―ト付きサイリスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0358482A true JPH0358482A (ja) | 1991-03-13 |
JP2501236B2 JP2501236B2 (ja) | 1996-05-29 |
Family
ID=16313291
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1193756A Expired - Lifetime JP2501236B2 (ja) | 1989-07-26 | 1989-07-26 | タ―ンオフゲ―ト付きサイリスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2501236B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05243561A (ja) * | 1991-08-08 | 1993-09-21 | Toshiba Corp | 電力用半導体素子 |
WO2012046329A1 (ja) * | 2010-10-07 | 2012-04-12 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JPS63155768A (ja) * | 1986-12-05 | 1988-06-28 | ゼネラル・エレクトリック・カンパニイ | 半導体デバイスの製造方法 |
-
1989
- 1989-07-26 JP JP1193756A patent/JP2501236B2/ja not_active Expired - Lifetime
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WO2012046329A1 (ja) * | 2010-10-07 | 2012-04-12 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
JP5618430B2 (ja) * | 2010-10-07 | 2014-11-05 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2501236B2 (ja) | 1996-05-29 |
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