JPH08241993A - パワースイッチングデバイス - Google Patents
パワースイッチングデバイスInfo
- Publication number
- JPH08241993A JPH08241993A JP7070095A JP7070095A JPH08241993A JP H08241993 A JPH08241993 A JP H08241993A JP 7070095 A JP7070095 A JP 7070095A JP 7070095 A JP7070095 A JP 7070095A JP H08241993 A JPH08241993 A JP H08241993A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- concentration
- type
- conductivity
- switching device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 267
- 229910052751 metal Inorganic materials 0.000 claims abstract description 15
- 239000002184 metal Substances 0.000 claims abstract description 15
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 2
- 229910052750 molybdenum Inorganic materials 0.000 claims description 2
- 239000011733 molybdenum Substances 0.000 claims description 2
- 238000011084 recovery Methods 0.000 abstract description 17
- 239000000969 carrier Substances 0.000 description 31
- 230000007423 decrease Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
- H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 内蔵するフリーホイリングダイオードの逆回
復電流をソフトリカバリーさせる。 【構成】 第１の導電形で高濃度の第１の半導体層１
と、第１の半導体層上に形成された第１の導電形で低濃
度の第２の半導体層２と、第２の半導体層の表面からそ
の内部に選択的に形成された第２の導電形で高濃度の第
３の半導体層３と、第２の半導体層の表面から第３の半
導体層を表面において囲む領域及び第３の半導体層を除
く領域に形成された第２の導電形で低濃度で浅い第４の
半導体層１４及び第５の半導体層４と、第４及び第５の
半導体層の表面から選択的に形成された第１の導電形で
高濃度の第６の半導体層５と、第３の半導体層３の表面
と第５の半導体層４の表面と第６の半導体層５の表面と
を接続している金属層８とを設ける。
復電流をソフトリカバリーさせる。 【構成】 第１の導電形で高濃度の第１の半導体層１
と、第１の半導体層上に形成された第１の導電形で低濃
度の第２の半導体層２と、第２の半導体層の表面からそ
の内部に選択的に形成された第２の導電形で高濃度の第
３の半導体層３と、第２の半導体層の表面から第３の半
導体層を表面において囲む領域及び第３の半導体層を除
く領域に形成された第２の導電形で低濃度で浅い第４の
半導体層１４及び第５の半導体層４と、第４及び第５の
半導体層の表面から選択的に形成された第１の導電形で
高濃度の第６の半導体層５と、第３の半導体層３の表面
と第５の半導体層４の表面と第６の半導体層５の表面と
を接続している金属層８とを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、フリーホイリングダイ
オードを内蔵するＭＯＳＦＥＴ及びバイポーラトランジ
スタ等のパワースイッチングデバイスに関する。
オードを内蔵するＭＯＳＦＥＴ及びバイポーラトランジ
スタ等のパワースイッチングデバイスに関する。
【０００２】
【従来の技術】スイッチングレギュレータ等の高周波さ
れた機器には、高周波スイッチングできるＭＯＳＦＥＴ
又はバイポーラトランジスタ等のパワースイッチングデ
バイスが用いられる。このパワースイッチングデバイス
は図８に示すように小さなセルが複数個並列に設けら
れ、セルとセルとの間にフリーホイリングダイオードを
構成している。
れた機器には、高周波スイッチングできるＭＯＳＦＥＴ
又はバイポーラトランジスタ等のパワースイッチングデ
バイスが用いられる。このパワースイッチングデバイス
は図８に示すように小さなセルが複数個並列に設けら
れ、セルとセルとの間にフリーホイリングダイオードを
構成している。
【０００３】すなわち、高濃度のＮ形半導体層１の上に
エピタキシャル成長又は熱拡散により形成した低濃度
（例えば１立方センチメートル当たり１０の１５乗アト
ム）のＮ形層２の所望個所に、ボロン、ガリウム等の高
濃度のＰ形不順物を熱拡散し、図８のＡ−Ａ断面を示す
図９に示すように高濃度（例えば１立方センチメートル
当たり１０の１８乗アトム）で深いＰ形半導体層３を形
成する。次に上記高濃度のＰ形半導体層３を含めＰ形半
導体層３より広い領域にボロン、ガリウムなどの低濃度
のＰ形不純物を熱拡散し、低濃度（例えば１立方センチ
メートル当たり１０の１５乗アトム）で浅いＰ形半導体
層１４を形成する。この低濃度のＰ形半導体層１４の領
域にリン等の高濃度のＮ形不純物を熱処理拡散し、高濃
度（例えば１立方センチメートル当たり１０の１８乗ア
トム）で浅いＮ形半導体層５を形成する。この後、１つ
の低濃度のＰ形半導体層１４と、その隣のセルの低濃度
のＰ形半導体層１４とをシリコン酸化膜６で覆い、その
上にアルミニウムによるゲート電極７を形成し、さらに
酸化膜６に同じ酸化膜を形成して、酸化膜６によりゲー
ト電極７を封止する。次に表面をアルミニウムによるソ
ース電極８を形成し、また、高濃度のＮ形半導体層１側
表面にドレイン電極９を形成してフリーホイリングダイ
オードを内蔵したＭＯＳＦＥＴが得られる。
エピタキシャル成長又は熱拡散により形成した低濃度
（例えば１立方センチメートル当たり１０の１５乗アト
ム）のＮ形層２の所望個所に、ボロン、ガリウム等の高
濃度のＰ形不順物を熱拡散し、図８のＡ−Ａ断面を示す
図９に示すように高濃度（例えば１立方センチメートル
当たり１０の１８乗アトム）で深いＰ形半導体層３を形
成する。次に上記高濃度のＰ形半導体層３を含めＰ形半
導体層３より広い領域にボロン、ガリウムなどの低濃度
のＰ形不純物を熱拡散し、低濃度（例えば１立方センチ
メートル当たり１０の１５乗アトム）で浅いＰ形半導体
層１４を形成する。この低濃度のＰ形半導体層１４の領
域にリン等の高濃度のＮ形不純物を熱処理拡散し、高濃
度（例えば１立方センチメートル当たり１０の１８乗ア
トム）で浅いＮ形半導体層５を形成する。この後、１つ
の低濃度のＰ形半導体層１４と、その隣のセルの低濃度
のＰ形半導体層１４とをシリコン酸化膜６で覆い、その
上にアルミニウムによるゲート電極７を形成し、さらに
酸化膜６に同じ酸化膜を形成して、酸化膜６によりゲー
ト電極７を封止する。次に表面をアルミニウムによるソ
ース電極８を形成し、また、高濃度のＮ形半導体層１側
表面にドレイン電極９を形成してフリーホイリングダイ
オードを内蔵したＭＯＳＦＥＴが得られる。
【０００４】ゲート電極７とソース電極８間及びソース
電極８とドレイン９間に電圧を印加すると、ドレイン電
極９、高濃度のＮ形半導体層１、低濃度のＮ形半導体層
２、Ｐ形半導体層１４、Ｎ形半導体層５、ソース電極８
により構成されるＭＯＳＦＥＴ部を介して負荷（図示し
ない）側に電流が流れる。そしてゲート電極７とソース
電極８に印加した電圧を遮断すると、負荷に流れていた
電流も遮断する。ところが、負荷側にインダクタンス分
を有していると、負荷側に流れていた電流は、ソース電
極８、高濃度のＰ形半導体層３、低濃度のＮ形半導体層
２、高濃度のＮ形半導体層１、ドレイン９により構成す
るフリーホイリングダイオード部を介して図１０に示す
ようにダイオードの順電流として流れる。
電極８とドレイン９間に電圧を印加すると、ドレイン電
極９、高濃度のＮ形半導体層１、低濃度のＮ形半導体層
２、Ｐ形半導体層１４、Ｎ形半導体層５、ソース電極８
により構成されるＭＯＳＦＥＴ部を介して負荷（図示し
ない）側に電流が流れる。そしてゲート電極７とソース
電極８に印加した電圧を遮断すると、負荷に流れていた
電流も遮断する。ところが、負荷側にインダクタンス分
を有していると、負荷側に流れていた電流は、ソース電
極８、高濃度のＰ形半導体層３、低濃度のＮ形半導体層
２、高濃度のＮ形半導体層１、ドレイン９により構成す
るフリーホイリングダイオード部を介して図１０に示す
ようにダイオードの順電流として流れる。
【０００５】次に上記のダイオードの順電流を遮断する
と、ダイオードの順電流は図に示すように減少し、つい
に負電流が流れ、Ｎ形半導体層２及び１の残留キャリア
の減少とともに０となる。
と、ダイオードの順電流は図に示すように減少し、つい
に負電流が流れ、Ｎ形半導体層２及び１の残留キャリア
の減少とともに０となる。
【０００６】
【発明が解決しようとする課題】ところが上記従来のパ
ワースイッチングデバイスは、ダイオードの逆回後電流
に横広がり抵抗による損失を少なくするために、図８に
示すように高濃度のＰ形半導体層３が設けられている。
このため、低濃度のＮ形半導体層２に置ける残留キャリ
アが多く、高濃度のＰ形半導体層３付近の残留キャリア
の減少とともに高濃度のＮ形半導体層１付近の残留キャ
リアも引き込まれる。これにより、残留キャリアの減少
が急激に行われ、図１０に示すように逆回復時間ｔｒｒ
が短く、電流の変化が大きい逆回復電流が流れる。そし
て、パワースイッチングデバイスの順方向にスパイク状
の電圧が発生する。このスパイク状の電圧を制御するた
めに、パワースイッチングデバイスと並列に大きなスナ
バ回路を設けなければならなかった。
ワースイッチングデバイスは、ダイオードの逆回後電流
に横広がり抵抗による損失を少なくするために、図８に
示すように高濃度のＰ形半導体層３が設けられている。
このため、低濃度のＮ形半導体層２に置ける残留キャリ
アが多く、高濃度のＰ形半導体層３付近の残留キャリア
の減少とともに高濃度のＮ形半導体層１付近の残留キャ
リアも引き込まれる。これにより、残留キャリアの減少
が急激に行われ、図１０に示すように逆回復時間ｔｒｒ
が短く、電流の変化が大きい逆回復電流が流れる。そし
て、パワースイッチングデバイスの順方向にスパイク状
の電圧が発生する。このスパイク状の電圧を制御するた
めに、パワースイッチングデバイスと並列に大きなスナ
バ回路を設けなければならなかった。
【０００７】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明のパワースイッチングデバイスは、第１の
導電形で高濃度の第１の半導体層と、上記第１の半導体
層上に形成された第１の導電形で低濃度の第２の半導体
層と、上記第２の半導体層の表面からその内部に選択的
に形成された第２の導電形で高濃度の第３の半導体層
と、上記第２の半導体層の表面から上記第３の半導体層
を表面において囲む領域及び上記第３の半導体を除く領
域に形成された第２の導電形で低濃度の浅い第４の半導
体層及び第５の半導体層と、上記第４及び第５の半導体
層の表面から選択的に形成された第１の導電形で高濃度
の第６の半導体層と、上記第３の半導体層の表面と上記
第５の半導体層の表面と上記第６の半導体層の表面とを
接続している金属層とを有するものである。
めに、本発明のパワースイッチングデバイスは、第１の
導電形で高濃度の第１の半導体層と、上記第１の半導体
層上に形成された第１の導電形で低濃度の第２の半導体
層と、上記第２の半導体層の表面からその内部に選択的
に形成された第２の導電形で高濃度の第３の半導体層
と、上記第２の半導体層の表面から上記第３の半導体層
を表面において囲む領域及び上記第３の半導体を除く領
域に形成された第２の導電形で低濃度の浅い第４の半導
体層及び第５の半導体層と、上記第４及び第５の半導体
層の表面から選択的に形成された第１の導電形で高濃度
の第６の半導体層と、上記第３の半導体層の表面と上記
第５の半導体層の表面と上記第６の半導体層の表面とを
接続している金属層とを有するものである。
【０００８】また、第４の半導体層と、第５の半導体層
とが交互に配置されている。
とが交互に配置されている。
【０００９】また、上記第３の半導体層に対する上記第
５の半導体層の比率を０．５以上に選択されている。
５の半導体層の比率を０．５以上に選択されている。
【００１０】また、第１の導電形で高濃度の第１の半導
体層と、第１の半導体層上に設けられた第１の導電形で
低濃度の第２の半導体層と、第２の半導体層の表面から
その内部に選択的に形成された第２の導電形で低濃度の
第７の半導体層と、第７の半導体層の表面からその内部
に選択的に形成された第２の導電形で高濃度の第８の半
導体層と、第７の半導体層の表面から形成された第１の
導電形で高濃度の第６の半導体層と、第８の半導体層の
表面に金属層を設けた。
体層と、第１の半導体層上に設けられた第１の導電形で
低濃度の第２の半導体層と、第２の半導体層の表面から
その内部に選択的に形成された第２の導電形で低濃度の
第７の半導体層と、第７の半導体層の表面からその内部
に選択的に形成された第２の導電形で高濃度の第８の半
導体層と、第７の半導体層の表面から形成された第１の
導電形で高濃度の第６の半導体層と、第８の半導体層の
表面に金属層を設けた。
【００１１】また、第１の導電形で高濃度の第１の半導
体層と、第１の半導体層上に形成された第１の導電形で
中濃度の第９の半導体層と、第９の半導体層上に設けら
れた第１の導電形で低濃度の第２の半導体層と、第２の
半導体層の表面からその内部に選択的に形成された第２
の導電形で高濃度の第３の半導体層と、第２の半導体層
の表面から第３の半導体層を表面において囲む領域及び
第３の半導体層を除く領域に形成された第２の導電形で
低濃度で浅い第４の半導体層及び第５の半導体層と、第
４及び第５の半導体層の表面から選択的に形成された第
１の導電形で高濃度の第６の半導体層と、第３の半導体
層の表面と第５の半導体層の表面と第６の半導体層の表
面とを接続している金属層とを設けた。
体層と、第１の半導体層上に形成された第１の導電形で
中濃度の第９の半導体層と、第９の半導体層上に設けら
れた第１の導電形で低濃度の第２の半導体層と、第２の
半導体層の表面からその内部に選択的に形成された第２
の導電形で高濃度の第３の半導体層と、第２の半導体層
の表面から第３の半導体層を表面において囲む領域及び
第３の半導体層を除く領域に形成された第２の導電形で
低濃度で浅い第４の半導体層及び第５の半導体層と、第
４及び第５の半導体層の表面から選択的に形成された第
１の導電形で高濃度の第６の半導体層と、第３の半導体
層の表面と第５の半導体層の表面と第６の半導体層の表
面とを接続している金属層とを設けた。
【００１２】また、上記第９の半導体層の濃度が、上記
第２の半導体層の濃度の数倍ないし１０倍である。
第２の半導体層の濃度の数倍ないし１０倍である。
【００１３】また、第１の導電形で高濃度の第１の半導
体層と、第１の半導体層上に形成された第１の導電形で
低濃度の第２の半導体層と、第２の半導体層の表面から
その内部に選択的に形成され、かつ表面までショート部
を形成された第２の導電形で低濃度の第１０の半導体層
と、第１０の半導体層内に選択的に形成された第１の導
電形で高濃度の第６の半導体層と、第１０の半導体層の
表面を上記ショート部の表面とを接続し、熱処理された
第２の金属層とを設けた。
体層と、第１の半導体層上に形成された第１の導電形で
低濃度の第２の半導体層と、第２の半導体層の表面から
その内部に選択的に形成され、かつ表面までショート部
を形成された第２の導電形で低濃度の第１０の半導体層
と、第１０の半導体層内に選択的に形成された第１の導
電形で高濃度の第６の半導体層と、第１０の半導体層の
表面を上記ショート部の表面とを接続し、熱処理された
第２の金属層とを設けた。
【００１４】また、上記第２の金属層がアルミニウム、
モリブデンである。
モリブデンである。
【００１５】
【作用】第１の導電形で高濃度の第１の半導体層の上に
第１の導電形の低濃度の第２の半導体層を形成する。こ
の第２の半導体層の表面からその内部に第２の導電形で
高濃度の第３の半導体層を形成し、さらに第２の半導体
層の表面から第３の半導体層を囲む領域及び第３の半導
体層を除く領域に第２の導電形で低濃度で浅い第４の半
導体層及び第５の半導体層を形成する。第４及び第５の
半導体層の表面から第１の導電形で高濃度の第６の半導
体層を形成し、第３の半導体層の表面と第５の半導体層
の表面と、第６の半導体層の表面とを金属層で接続し、
パワースイッチングデバイスを形成させる。これによ
り、第１の半導体層と第２の半導体層と第５の半導体層
により構成されるフリーホイリングダイオードの逆回復
時には、第４の半導体層付近の低濃度の第２の半導体層
の残留キャリアが少なく、この残留キャリアの減少によ
って第１の半導体層付近の残留キャリアの引き込まれる
数が少なくなる。これにより残留キャリアの減少か緩慢
に行われ、単位時間当たりの逆回復電流の変化は小さく
なる。
第１の導電形の低濃度の第２の半導体層を形成する。こ
の第２の半導体層の表面からその内部に第２の導電形で
高濃度の第３の半導体層を形成し、さらに第２の半導体
層の表面から第３の半導体層を囲む領域及び第３の半導
体層を除く領域に第２の導電形で低濃度で浅い第４の半
導体層及び第５の半導体層を形成する。第４及び第５の
半導体層の表面から第１の導電形で高濃度の第６の半導
体層を形成し、第３の半導体層の表面と第５の半導体層
の表面と、第６の半導体層の表面とを金属層で接続し、
パワースイッチングデバイスを形成させる。これによ
り、第１の半導体層と第２の半導体層と第５の半導体層
により構成されるフリーホイリングダイオードの逆回復
時には、第４の半導体層付近の低濃度の第２の半導体層
の残留キャリアが少なく、この残留キャリアの減少によ
って第１の半導体層付近の残留キャリアの引き込まれる
数が少なくなる。これにより残留キャリアの減少か緩慢
に行われ、単位時間当たりの逆回復電流の変化は小さく
なる。
【００１６】第４の半導体層と第５の半導体層とを交互
に配置することにより、パワースイッチングデバイスに
は均等に電流が流れる。
に配置することにより、パワースイッチングデバイスに
は均等に電流が流れる。
【００１７】第３の半導体層に対する第５の半導体層の
比率を大きくすることにより、残留キャリアの減少がさ
らに緩やかになる。逆に第３の半導体層に対する第５の
半導体層の比率を小さくすると、残留キャリア減少は速
くなる。
比率を大きくすることにより、残留キャリアの減少がさ
らに緩やかになる。逆に第３の半導体層に対する第５の
半導体層の比率を小さくすると、残留キャリア減少は速
くなる。
【００１８】また、第２の半導体層の表面から内部に選
択的に第２の導電形で低濃度の第７の半導体層を形成
し、第７の半導体層に選択的に第２の導電形で高濃度の
第８の半導体層を形成させると、第８の半導体層により
内蔵されるフリーホイリングダイオードの順方向電圧は
小さくなる。
択的に第２の導電形で低濃度の第７の半導体層を形成
し、第７の半導体層に選択的に第２の導電形で高濃度の
第８の半導体層を形成させると、第８の半導体層により
内蔵されるフリーホイリングダイオードの順方向電圧は
小さくなる。
【００１９】また、第１の半導体層と第２の半導体層と
の間に第１の導電形で中濃度の第９の半導体層を形成し
たものは、内蔵されるフリーホイリングダイオードの逆
回復時には、第３の半導体層付近の残留キャリアの減少
とともに第９の半導体層は減少するが、残留キャリアが
完全に消滅しないため、第９の半導体層の残留キャリア
は緩やかに減少する。
の間に第１の導電形で中濃度の第９の半導体層を形成し
たものは、内蔵されるフリーホイリングダイオードの逆
回復時には、第３の半導体層付近の残留キャリアの減少
とともに第９の半導体層は減少するが、残留キャリアが
完全に消滅しないため、第９の半導体層の残留キャリア
は緩やかに減少する。
【００２０】また、第２の半導体層表面からその内部に
ショート部を設けるよう選択的に第２の導電形で低濃度
の第１０の半導体層を形成し、第１０の半導体層表面と
ショート部の表面とに金属層を形成し、熱処理されたも
のは、金属層と第２の半導体層とがショットキダイオー
ドを形成し、金属層下の第２の半導体層の濃度が低いた
め、残留キャリアが少なく、残留キャリアの減少は緩や
かに行われる。
ショート部を設けるよう選択的に第２の導電形で低濃度
の第１０の半導体層を形成し、第１０の半導体層表面と
ショート部の表面とに金属層を形成し、熱処理されたも
のは、金属層と第２の半導体層とがショットキダイオー
ドを形成し、金属層下の第２の半導体層の濃度が低いた
め、残留キャリアが少なく、残留キャリアの減少は緩や
かに行われる。
【００２１】
【実施例】本発明の実施例について、図１ないし図３に
基づき説明する。図１中において、図８と同じ符号は同
一のものを示す。本発明のものは高濃度のＰ形半導体３
を有さないフリーホイリングダイオード部すなわち、低
濃度のＰ形半導体層４、低濃度のＮ形半導体素子２、高
濃度のＮ形半導体層１により構成されるフリーホイリン
グダイオード部を設け、低濃度のＰ形半導体層４を有す
るフリーホイリングダイオード部と高濃度のＰ形半導体
層１４を有するフリーホイリングダイオード部を交互に
配置したものである。
基づき説明する。図１中において、図８と同じ符号は同
一のものを示す。本発明のものは高濃度のＰ形半導体３
を有さないフリーホイリングダイオード部すなわち、低
濃度のＰ形半導体層４、低濃度のＮ形半導体素子２、高
濃度のＮ形半導体層１により構成されるフリーホイリン
グダイオード部を設け、低濃度のＰ形半導体層４を有す
るフリーホイリングダイオード部と高濃度のＰ形半導体
層１４を有するフリーホイリングダイオード部を交互に
配置したものである。
【００２２】すなわち、低濃度のＰ形半導体層４を有す
るフリーホイリングダイオード部の逆回復時では、図２
に示すように低濃度のＰ形半導体層４付近の低濃度のＮ
形半導体層２の残留キャリアが少なく、この残留キャリ
アの減少によって高濃度のＮ形半導体層１付近の残留キ
ャリアの引き込まれる数が少ない。これにより、残留キ
ャリアの減少が緩慢に行われ、図３に示すように逆回復
時間ｔｒｒが長くなり、フリーホイリングダイオードに
は電流の変化の小さい逆回復電流が流れる。このため、
パワースイッチングデバイスの順方向に発生するスパイ
ク状の電圧が小さく、パワースイッチングデバイスと並
列に設けていたスナバ回路を小さく又は無くすことがで
きる。
るフリーホイリングダイオード部の逆回復時では、図２
に示すように低濃度のＰ形半導体層４付近の低濃度のＮ
形半導体層２の残留キャリアが少なく、この残留キャリ
アの減少によって高濃度のＮ形半導体層１付近の残留キ
ャリアの引き込まれる数が少ない。これにより、残留キ
ャリアの減少が緩慢に行われ、図３に示すように逆回復
時間ｔｒｒが長くなり、フリーホイリングダイオードに
は電流の変化の小さい逆回復電流が流れる。このため、
パワースイッチングデバイスの順方向に発生するスパイ
ク状の電圧が小さく、パワースイッチングデバイスと並
列に設けていたスナバ回路を小さく又は無くすことがで
きる。
【００２３】上記実施例では、低濃度のＰ形半導体層４
を有するフリーホイリングダイオード部と高濃度のＰ形
半導体層３を有するフリーホイリングダイオード部とを
交互に設けていたが、高濃度のＰ形半導体層３に対する
低濃度のＰ形半導体層４を有するフリーホイリングダイ
オード部を多くすると、例えば、高濃度のＰ形半導体層
３に対する低濃度のＰ形半導体層４の比率を０．５以上
に選択すれば、残留キャリアの減少をさら緩やかにする
ことができる。逆に低濃度のＰ形半導体層４を有するフ
リーホイリングダイオード部を少なくすると、残留キャ
リアの減少を速くすることができる。
を有するフリーホイリングダイオード部と高濃度のＰ形
半導体層３を有するフリーホイリングダイオード部とを
交互に設けていたが、高濃度のＰ形半導体層３に対する
低濃度のＰ形半導体層４を有するフリーホイリングダイ
オード部を多くすると、例えば、高濃度のＰ形半導体層
３に対する低濃度のＰ形半導体層４の比率を０．５以上
に選択すれば、残留キャリアの減少をさら緩やかにする
ことができる。逆に低濃度のＰ形半導体層４を有するフ
リーホイリングダイオード部を少なくすると、残留キャ
リアの減少を速くすることができる。
【００２４】上記実施例では、Ｐ形半導体層４は低濃度
であるため、フリーホイリングダイオード部の順方向電
圧が大きく、損失が大きくなることがある。そこで、順
方向電圧を小さくした実施例が図４に示すものである。
すなわち、低濃度のＰ形半導体層１２を形成した後、こ
のＰ形半導体層４の中に高濃度（例えば１立方センチメ
ートル当たり１０の１５ないし１６乗）で浅いＰ形半導
体層１１を設けたものである。
であるため、フリーホイリングダイオード部の順方向電
圧が大きく、損失が大きくなることがある。そこで、順
方向電圧を小さくした実施例が図４に示すものである。
すなわち、低濃度のＰ形半導体層１２を形成した後、こ
のＰ形半導体層４の中に高濃度（例えば１立方センチメ
ートル当たり１０の１５ないし１６乗）で浅いＰ形半導
体層１１を設けたものである。
【００２５】そして、フリーホイリングダイオード部の
逆回復時において、低濃度のＰ形半導体層１２付近の低
濃度のＮ形半導体層２の残留キャリアが少なく、この残
留キャリアの減少は図１のものと同じように緩慢に行わ
れ、電流変化の小さい逆回復電流が流れる。また、フリ
ーホイリングダイオード部の順方向に電流が流れると
き、Ｐ形半導体層１１が高濃度であり順方向電圧は小さ
くすることができ、図１のパワースイッチングデバイス
の順方向電圧より小さくすることができる。
逆回復時において、低濃度のＰ形半導体層１２付近の低
濃度のＮ形半導体層２の残留キャリアが少なく、この残
留キャリアの減少は図１のものと同じように緩慢に行わ
れ、電流変化の小さい逆回復電流が流れる。また、フリ
ーホイリングダイオード部の順方向に電流が流れると
き、Ｐ形半導体層１１が高濃度であり順方向電圧は小さ
くすることができ、図１のパワースイッチングデバイス
の順方向電圧より小さくすることができる。
【００２６】図５は他の実施例のパワースイッチングデ
バイスである。すなわち、高濃度のＮ形半導体層１上に
エピタキシャル成長又は熱拡散により形成し、低濃度の
Ｎ形半導体層２の不純物濃度の数倍ないし１桁高い不純
物濃度で１０マイクロメートルの厚みの中濃度Ｎ形半導
体層１５を形成する。さらにこの中濃度Ｎ形半導体層１
５の上に低濃度のＮ形半導体層２を形成する。以下高濃
度のＰ形半導体層３、低濃度のＰ形半導体層４、高濃度
のＮ形半導体層５、ゲート電極７、シリコン酸化膜６、
ソース電極８、ドレイン電極９は従来のものと同じ工程
で形成する。
バイスである。すなわち、高濃度のＮ形半導体層１上に
エピタキシャル成長又は熱拡散により形成し、低濃度の
Ｎ形半導体層２の不純物濃度の数倍ないし１桁高い不純
物濃度で１０マイクロメートルの厚みの中濃度Ｎ形半導
体層１５を形成する。さらにこの中濃度Ｎ形半導体層１
５の上に低濃度のＮ形半導体層２を形成する。以下高濃
度のＰ形半導体層３、低濃度のＰ形半導体層４、高濃度
のＮ形半導体層５、ゲート電極７、シリコン酸化膜６、
ソース電極８、ドレイン電極９は従来のものと同じ工程
で形成する。
【００２７】このように形成されたパワースイッチング
デバイスのフリーホイリングダイオード部の逆回復時に
おいて、図６に示すような濃度分布をしており、高濃度
のＰ形半導体層３の下の低濃度のＮ形半導体層２におけ
る残留キャリアが多く、この高濃度のＰ形半導体層３付
近の残留キャリアの減少とともに、中濃度のＮ形半導体
層１５付近の低濃度のＮ形半導体層２の残留キャリアは
引込まれ、残留キャリアは減少する。しかし、高濃度の
Ｐ形半導体層３付近の残留キャリアがなくなっても、中
濃度のＮ形半導体層１５の残留キャリアは完全に消滅し
ないため、以後この中濃度のＮ形半導体層１５の残留キ
ャリアが緩やかに減少する。これにより、逆回復時間ｔ
ｒｒが長くなり、電流の変化の小さい逆回復電流が流
れ、パワースイッチングデバイスの順方向に発生するス
パイク状の電圧が小さくなるか又はなくすことができ
る。
デバイスのフリーホイリングダイオード部の逆回復時に
おいて、図６に示すような濃度分布をしており、高濃度
のＰ形半導体層３の下の低濃度のＮ形半導体層２におけ
る残留キャリアが多く、この高濃度のＰ形半導体層３付
近の残留キャリアの減少とともに、中濃度のＮ形半導体
層１５付近の低濃度のＮ形半導体層２の残留キャリアは
引込まれ、残留キャリアは減少する。しかし、高濃度の
Ｐ形半導体層３付近の残留キャリアがなくなっても、中
濃度のＮ形半導体層１５の残留キャリアは完全に消滅し
ないため、以後この中濃度のＮ形半導体層１５の残留キ
ャリアが緩やかに減少する。これにより、逆回復時間ｔ
ｒｒが長くなり、電流の変化の小さい逆回復電流が流
れ、パワースイッチングデバイスの順方向に発生するス
パイク状の電圧が小さくなるか又はなくすことができ
る。
【００２８】また、図７の他の実施例のパワースイッチ
ングデバイスであり、低濃度のＰ形半導体層２２の一部
にソース電極８と低濃度のＮ形半導体層２にショート部
２１を設け、ソース電極８の形成時、熱処理を行ってシ
ョート部２１にショットキダイオードを形成する。
ングデバイスであり、低濃度のＰ形半導体層２２の一部
にソース電極８と低濃度のＮ形半導体層２にショート部
２１を設け、ソース電極８の形成時、熱処理を行ってシ
ョート部２１にショットキダイオードを形成する。
【００２９】このように形成されたパワースイッチング
デバイスでは、逆回復時において、ソース電極８下のＮ
形半導体層２の濃度は低いため、残留キャリアが少な
く、残留キャリアの減少が緩やかに行われ、電流の変化
の小さい逆回復電流が流れる。これにより、パワースイ
ッチングデバイスの順方向に発生するスパイス状の電流
が小さくなる。
デバイスでは、逆回復時において、ソース電極８下のＮ
形半導体層２の濃度は低いため、残留キャリアが少な
く、残留キャリアの減少が緩やかに行われ、電流の変化
の小さい逆回復電流が流れる。これにより、パワースイ
ッチングデバイスの順方向に発生するスパイス状の電流
が小さくなる。
【００３０】上記実施例では、ＭＯＳＦＥＴについて説
明したが、バイポーラトランジスタにも適用することが
できる。この場合、ゲート電極にかえてベース電極にす
ることにより行うことができる。また、上記実施例で
は、Ｎ形半導体層１を基板にしたパワースイッチングデ
バイスについて説明しているが、Ｐ形半導体層を基板に
したものについても適用できる。また、上記実施例で
は、パワースイッチングデバイスは縦形のものに適用さ
れているが、横方向のパワースイッチングデバイスにも
適用することもできる。
明したが、バイポーラトランジスタにも適用することが
できる。この場合、ゲート電極にかえてベース電極にす
ることにより行うことができる。また、上記実施例で
は、Ｎ形半導体層１を基板にしたパワースイッチングデ
バイスについて説明しているが、Ｐ形半導体層を基板に
したものについても適用できる。また、上記実施例で
は、パワースイッチングデバイスは縦形のものに適用さ
れているが、横方向のパワースイッチングデバイスにも
適用することもできる。
【００３１】
【発明の効果】以上のように、本発明のパワースイッチ
ングデバイスは、内蔵するフライホイールダイオードの
逆回復時、Ｐ形半導体層の残留キャリアの減少に対し
て、Ｎ形半導体層側の残留キャリアの減少を緩慢にし、
単位時間当りの電流の変化の小さい逆回復電流が流れ
る。これにより、パワースイッチングデバイスの順方向
に発生するスパイク状の電流が小さく、パワースイッチ
ングデバイスと並列に設けていたスナバ回路を小さくで
き、さらになくするともできる。
ングデバイスは、内蔵するフライホイールダイオードの
逆回復時、Ｐ形半導体層の残留キャリアの減少に対し
て、Ｎ形半導体層側の残留キャリアの減少を緩慢にし、
単位時間当りの電流の変化の小さい逆回復電流が流れ
る。これにより、パワースイッチングデバイスの順方向
に発生するスパイク状の電流が小さく、パワースイッチ
ングデバイスと並列に設けていたスナバ回路を小さくで
き、さらになくするともできる。
【図１】本発明のパワースイッチングデバイスの一実施
例の断面図である。
例の断面図である。
【図２】図１のパワースイッチングデバイスの濃度分布
図である。
図である。
【図３】図１のパワースイッチングデバイスの出力電流
のタイムチャート図である。
のタイムチャート図である。
【図４】本発明のパワースイッチングデバイスの他の実
施例の断面図である。
施例の断面図である。
【図５】本発明のパワースイッチングデバイスの他の実
施例の断面図である。
施例の断面図である。
【図６】図５のパワースイッチングデバイスの濃度分布
図である。
図である。
【図７】本発明のパワースイッチングデバイスの他の実
施例の断面図である。
施例の断面図である。
【図８】従来のパワースイッチングデバイスの実施例の
断面図である。
断面図である。
【図９】図９のパワースイッチングデバイスの濃度分布
図である。
図である。
【図１０】図９のパワースイッチングデバイスの出力電
流のタイムチャート図である。
流のタイムチャート図である。
１ （高濃度の）Ｎ形半導体層（第１の半導体層） ２ （低濃度の）Ｎ形半導体層（第２の半導体層） ３ （高濃度の）Ｐ形半導体層（第３の半導体層） ４ （低濃度の）Ｐ形半導体層（第５の半導体層） ５ （高濃度の）Ｎ形半導体層（第６の半導体層） ６ シリコン酸化膜 ７ ゲート電極 ８ ソース電極 ９ ドレイン電極 １１ （高濃度の）Ｐ形半導体層（第８の半導体層） １２ （低濃度の）Ｐ形半導体層（第７の半導体層） １４ （低濃度の）Ｐ形半導体層（第４の半導体層） １５ （中濃度の）Ｎ形半導体層 ２１ ショート部 ２２ （低濃度の）Ｎ形半導体層
Claims (8)
- 【請求項１】 第１の導電形で高濃度の第１の半導体層
と、上記第１の半導体層上に形成された第１の導電形で
低濃度の第２の半導体層と、上記第２の半導体層の表面
からその内部に選択的に形成された第２の導電形で高濃
度の第３の半導体層と、上記第２の半導体層の表面から
上記第３の半導体層を表面において囲む領域及び上記第
３の半導体層を除く領域に形成された第２の導電形で低
濃度で浅い第４の半導体層及び第５の半導体層と、上記
第４及び第５の半導体層の表面から選択的に形成された
第１の導電形で高濃度の第６の半導体層と、上記第３の
半導体層の表面と上記第５の半導体層の表面と上記第６
の半導体層の表面とを接続している金属層とを設けたパ
ワースイッチングデバイス。 - 【請求項２】 上記第４の半導体層と、上記第５の半導
体層とが交互に配置された請求項１記載のパワースイッ
チングデバイス。 - 【請求項３】 上記第３の半導体層に対する上記第５の
半導体層の比率を０．５以上に選択された請求項１記載
のパワースイッチングデバイス。 - 【請求項４】 第１の導電形で高濃度の第１の半導体層
と、上記第１の半導体層上に設けられた第１の導電形で
低濃度の第２の半導体層と、上記第２の半導体層の表面
からその内部に選択的に形成された第２の導電形で低濃
度の第７の半導体層と、上記第７の半導体層の表面から
その内部に選択的に形成された第２の導電形で高濃度の
第８の半導体層と、上記第７の半導体層の表面から形成
された第１の導電形で高濃度の第６の半導体層と、上記
第８の半導体層の表面に金属層を設けたパワースイッチ
ングデバイス。 - 【請求項５】 第１の導電形で高濃度の第１の半導体層
と、上記第１の半導体層上に形成された第１の導電形で
中濃度の第９の半導体層と、上記第９の半導体層上に設
けられた第１の導電形で低濃度の第２の半導体層と、上
記第２の半導体層の表面からその内部に選択的に形成さ
れた第２の導電形で高濃度の第３の半導体層と、上記第
２の半導体層の表面から上記第３の半導体層を表面にお
いて囲む領域及び上記第３の半導体層を除く領域に形成
された第２の導電形で低濃度で浅い第４の半導体層及び
第５の半導体層と、上記第４及び第５の半導体層の表面
から選択的に形成された第１の導電形で高濃度の第６の
半導体層と、上記第３の半導体層の表面と上記第５の半
導体層の表面と上記第６の半導体層の表面とを接続して
いる金属層とを設けたパワースイッチングデバイス。 - 【請求項６】 上記第９の半導体層の濃度が、上記第２
の半導体層の濃度の数倍ないし１０倍である請求項５記
載のパワースイッチングデバイス。 - 【請求項７】 第１の導電形で高濃度の第１の半導体層
と、上記第１の半導体層上に形成された第１の導電形で
低濃度の第２の半導体層と、上記第２の半導体層の表面
からその内部に選択的に形成され、かつ表面までショー
ト部を形成された第２の導電形で低濃度の第１０の半導
体層と、上記第１０の半導体層内に選択的に形成された
第１の導電形で高濃度の第６の半導体層と、上記第１０
の半導体層の表面を上記ショート部の表面とを接続し、
熱処理された第２の金属層とを設けたパワースイッチン
グデバイス。 - 【請求項８】 上記第２の金属層がアルミニウム、モリ
ブデンである請求項７記載のパワースイッチングデバイ
ス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07070700A JP3080561B2 (ja) | 1995-03-03 | 1995-03-03 | パワースイッチングデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07070700A JP3080561B2 (ja) | 1995-03-03 | 1995-03-03 | パワースイッチングデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08241993A true JPH08241993A (ja) | 1996-09-17 |
| JP3080561B2 JP3080561B2 (ja) | 2000-08-28 |
Family
ID=13439158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07070700A Expired - Fee Related JP3080561B2 (ja) | 1995-03-03 | 1995-03-03 | パワースイッチングデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3080561B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005191247A (ja) * | 2003-12-25 | 2005-07-14 | Nec Electronics Corp | 半導体基板及びそれを用いた半導体装置 |
| JP2006524432A (ja) * | 2003-04-24 | 2006-10-26 | クリー インコーポレイテッド | 一体化逆並列接合障壁ショットキーフリーホイーリングダイオードを備えた炭化珪素ｍｏｓｆｅｔおよびその製造方法 |
| JP2010199206A (ja) * | 2009-02-24 | 2010-09-09 | Nissan Motor Co Ltd | 半導体装置 |
| EP2387077A3 (en) * | 2001-04-04 | 2013-08-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a peripheral base region |
-
1995
- 1995-03-03 JP JP07070700A patent/JP3080561B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2387077A3 (en) * | 2001-04-04 | 2013-08-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a peripheral base region |
| US8692323B2 (en) | 2001-04-04 | 2014-04-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with peripheral base region connected to main electrode |
| JP2006524432A (ja) * | 2003-04-24 | 2006-10-26 | クリー インコーポレイテッド | 一体化逆並列接合障壁ショットキーフリーホイーリングダイオードを備えた炭化珪素ｍｏｓｆｅｔおよびその製造方法 |
| JP2005191247A (ja) * | 2003-12-25 | 2005-07-14 | Nec Electronics Corp | 半導体基板及びそれを用いた半導体装置 |
| JP2010199206A (ja) * | 2009-02-24 | 2010-09-09 | Nissan Motor Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3080561B2 (ja) | 2000-08-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3751976B2 (ja) | 炭化ケイ素サイリスタ | |
| US5895939A (en) | Silicon carbide field effect transistor with increased avalanche withstand capability | |
| US7687825B2 (en) | Insulated gate bipolar conduction transistors (IBCTS) and related methods of fabrication | |
| US7157785B2 (en) | Semiconductor device, the method of manufacturing the same, and two-way switching device using the semiconductor devices | |
| US7705398B2 (en) | Semiconductor device preventing recovery breakdown and manufacturing method thereof | |
| JP3471823B2 (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
| JP2003506903A (ja) | ハイパワー整流器 | |
| JPH043981A (ja) | 伝導度変調型ｍｏｓｆｅｔ | |
| JPH0669509A (ja) | 伝導度変調型半導体装置及びその製造方法 | |
| JPH1117176A (ja) | 炭化けい素半導体装置 | |
| JP2002261281A (ja) | 絶縁ゲートバイポーラトランジスタの製造方法 | |
| JPH08228001A (ja) | 半導体装置及びその製造方法 | |
| JP4020871B2 (ja) | 半導体装置 | |
| JP2006237553A (ja) | 半導体装置およびその製造方法 | |
| JP2006100779A (ja) | 半導体装置およびその製造方法 | |
| JPH08241993A (ja) | パワースイッチングデバイス | |
| JP2006190730A (ja) | 逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法 | |
| JP2003218354A (ja) | 半導体装置およびその製造方法 | |
| CN114784109B (zh) | 一种平面栅SiC MOSFET及其制作方法 | |
| JP4016901B2 (ja) | 絶縁ゲート型半導体装置および絶縁ゲート型半導体装置の製造方法 | |
| JPH0758322A (ja) | 半導体装置及びその製造方法 | |
| JP2007129098A (ja) | 半導体装置 | |
| JPH0416443Y2 (ja) | ||
| JP4052463B2 (ja) | 高耐圧ショットキーダイオード | |
| JPH09321320A (ja) | ダイオード |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |