JP2002261281A - 絶縁ゲートバイポーラトランジスタの製造方法 - Google Patents
絶縁ゲートバイポーラトランジスタの製造方法Info
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- JP2002261281A JP2002261281A JP2001056958A JP2001056958A JP2002261281A JP 2002261281 A JP2002261281 A JP 2002261281A JP 2001056958 A JP2001056958 A JP 2001056958A JP 2001056958 A JP2001056958 A JP 2001056958A JP 2002261281 A JP2002261281 A JP 2002261281A
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Abstract
(57)【要約】
【課題】 漏れ電流が少なく高耐圧のＩＧＢＴが容易に
得られるようにした製造方法を提供すること。 【解決手段】 ＩＧＢＴを以下のプロセスにより製造す
る。(2) ウエハＷをにｎ層２をイオン注入及び拡散によ
り形成する。(3) 上記ウエハＷに他のウエハ２０を張り
合わせる。(4) 上記ウエハのｎ層を形成した面とは逆の
面から所定の厚さに研削する。(5) 上記、研削したウエ
ハの一方の面にＭＯＳＦＥＴ素子を形成する。(6) 張り
合わせたウエハを取り外す。(7) 研削したウエハＷの他
方の面にイオン注入してｐ層５を形成し、コレクタ電極
を形成する。 【効果】ｎ層をＭＯＳ形成前に形成するため、拡散温度
が高くでき、ｎ層ドープ用の不純物の活性化率が高くな
るので、イオン注入による結晶欠陥が少なくでき、この
結果、漏れ電流が小さくできる。また、深いｎ層が形成
できるため、パンチスルーし難くなり、高耐圧が得られ
る。
得られるようにした製造方法を提供すること。 【解決手段】 ＩＧＢＴを以下のプロセスにより製造す
る。(2) ウエハＷをにｎ層２をイオン注入及び拡散によ
り形成する。(3) 上記ウエハＷに他のウエハ２０を張り
合わせる。(4) 上記ウエハのｎ層を形成した面とは逆の
面から所定の厚さに研削する。(5) 上記、研削したウエ
ハの一方の面にＭＯＳＦＥＴ素子を形成する。(6) 張り
合わせたウエハを取り外す。(7) 研削したウエハＷの他
方の面にイオン注入してｐ層５を形成し、コレクタ電極
を形成する。 【効果】ｎ層をＭＯＳ形成前に形成するため、拡散温度
が高くでき、ｎ層ドープ用の不純物の活性化率が高くな
るので、イオン注入による結晶欠陥が少なくでき、この
結果、漏れ電流が小さくできる。また、深いｎ層が形成
できるため、パンチスルーし難くなり、高耐圧が得られ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲ−トバイポ
−ラトランジスタに係り、特にパンチスルー型の絶縁ゲ
ートバイポーラトランジスタの製造方法に関する。
−ラトランジスタに係り、特にパンチスルー型の絶縁ゲ
ートバイポーラトランジスタの製造方法に関する。
【０００２】
【従来の技術】近年、電源装置やインバ−タなど電力変
換に関する技術分野では、そのスイッチング素子とし
て、絶縁ゲ−トバイポ−ラトランジスタが広く使用され
る。なお、この絶縁ゲ−トバイポ−ラトランジスタは、
ＩＧＢＴ(Insulated Gatebipolar Transistor)とも呼ば
れるもので、電圧駆動型の半導体素子である。
換に関する技術分野では、そのスイッチング素子とし
て、絶縁ゲ−トバイポ−ラトランジスタが広く使用され
る。なお、この絶縁ゲ−トバイポ−ラトランジスタは、
ＩＧＢＴ(Insulated Gatebipolar Transistor)とも呼ば
れるもので、電圧駆動型の半導体素子である。
【０００３】そして、このため、ＩＧＢＴは、電流駆動
型の素子であるバイポ−ラトランジスタやＧＴＯ(ゲー
トターンオフサイリスタ)に比較して駆動電力が小さい
ので、駆動回路が簡素化でき、また、ＭＯＳＦＥＴ(絶
縁ゲート型電界効果トランジスタ)と比較した場合には
オン電圧が低く、このため損失が少ないので、上記した
ように、広く採用されているのである。
型の素子であるバイポ−ラトランジスタやＧＴＯ(ゲー
トターンオフサイリスタ)に比較して駆動電力が小さい
ので、駆動回路が簡素化でき、また、ＭＯＳＦＥＴ(絶
縁ゲート型電界効果トランジスタ)と比較した場合には
オン電圧が低く、このため損失が少ないので、上記した
ように、広く採用されているのである。
【０００４】そこで、このＩＧＢＴの一例について、図
５の断面構造により説明する。図示のように、このＩＧ
ＢＴは、ｎ- シリコン層１を中心として、その一方の面
(図では下面)にｎシリコン層２を設けた上で、他方の面
(図では上面)には、このｎ- シリコン層１の中に埋没さ
せた形で、ｐシリコン層３を選択的に形成し、更に、こ
のｐシリコン層３の中にｎ+ シリコン層４を選択的に形
成してあり、ｎシリコン層２の他方の面にはｐ+ シリコ
ン層５とコレクタ電極３２が順次設けてある。
５の断面構造により説明する。図示のように、このＩＧ
ＢＴは、ｎ- シリコン層１を中心として、その一方の面
(図では下面)にｎシリコン層２を設けた上で、他方の面
(図では上面)には、このｎ- シリコン層１の中に埋没さ
せた形で、ｐシリコン層３を選択的に形成し、更に、こ
のｐシリコン層３の中にｎ+ シリコン層４を選択的に形
成してあり、ｎシリコン層２の他方の面にはｐ+ シリコ
ン層５とコレクタ電極３２が順次設けてある。
【０００５】次に、ｎ- シリコン層１の表面(上面)で、
このｎ- シリコン層１が露出している部分と、ｐシリコ
ン層３とｎ+ シリコン層４の露出部分に、図示のよう
に、ゲート絶縁膜１１を介してゲート電極３０とエミッ
タ電極３１が設けてあり、これにより、ＭＯＳＦＥＴ
(絶縁ゲート電界効果型トランジスタ)と同等の素子が形
成されるようにしてある。このとき、エミッタ電極３１
により、ｎ+ シリコン層４の一部がｐシリコン層３と短
絡されるように構成してある。
このｎ- シリコン層１が露出している部分と、ｐシリコ
ン層３とｎ+ シリコン層４の露出部分に、図示のよう
に、ゲート絶縁膜１１を介してゲート電極３０とエミッ
タ電極３１が設けてあり、これにより、ＭＯＳＦＥＴ
(絶縁ゲート電界効果型トランジスタ)と同等の素子が形
成されるようにしてある。このとき、エミッタ電極３１
により、ｎ+ シリコン層４の一部がｐシリコン層３と短
絡されるように構成してある。
【０００６】次に、このＩＧＢＴの動作について説明す
る。まず、ターンオン動作について説明すると、ここで
いま、エミッタ電極３１を接地し、コレクタ電極３２に
正の電圧を加えた状態で、ゲート電極３０に所定値以上
の正の電圧を加えたとすると、ｐシリコン層３のゲート
電極３０の下側にある部分の電荷が反転してチャネルが
でき、ｎ+ シリコン層４からｎ- シリコン層１に電子が
流れ出す。
る。まず、ターンオン動作について説明すると、ここで
いま、エミッタ電極３１を接地し、コレクタ電極３２に
正の電圧を加えた状態で、ゲート電極３０に所定値以上
の正の電圧を加えたとすると、ｐシリコン層３のゲート
電極３０の下側にある部分の電荷が反転してチャネルが
でき、ｎ+ シリコン層４からｎ- シリコン層１に電子が
流れ出す。
【０００７】この電子の流出により、コレクタとなるｐ
+ シリコン層５とｎ- シリコン層１の間のｐｎ接合が順
バイアスされ、ホールがｎ- シリコン層１の中に注入さ
れるので、高抵抗のｎ- シリコン層１が伝導度変調さ
れ、低抵抗化されるので、低オン電圧特性が得られる。
+ シリコン層５とｎ- シリコン層１の間のｐｎ接合が順
バイアスされ、ホールがｎ- シリコン層１の中に注入さ
れるので、高抵抗のｎ- シリコン層１が伝導度変調さ
れ、低抵抗化されるので、低オン電圧特性が得られる。
【０００８】これは、ｎ- シリコン層１とｐ+ シリコン
層５の間にあるｎシリコン層２のはたらきにより、いわ
ゆるパンチスルー作用が働くためであり、従って、この
ｎシリコン層２をパンチスルー層と呼び、これを備えた
ＩＧＢＴをパンチスルー型のＩＧＢＴと呼ぶ。
層５の間にあるｎシリコン層２のはたらきにより、いわ
ゆるパンチスルー作用が働くためであり、従って、この
ｎシリコン層２をパンチスルー層と呼び、これを備えた
ＩＧＢＴをパンチスルー型のＩＧＢＴと呼ぶ。
【０００９】これを普通のＭＯＳＦＥＴと比較してみる
と、この場合は少数キャリアであるホールの注入がな
く、従って、ＩＧＢＴによれぱ、ＭＯＳＦＥＴより低オ
ン電圧特性が得られることになる。
と、この場合は少数キャリアであるホールの注入がな
く、従って、ＩＧＢＴによれぱ、ＭＯＳＦＥＴより低オ
ン電圧特性が得られることになる。
【００１０】次に、このＩＧＢＴのターンオフ動作につ
いて説明する。ＩＧＢＴのターンオフは、ゲート電極７
に対する正の電圧の印加を止めることにより得られる
が、このときの動作は、チャネルが消滅して電流が急激
に減少する動作期間と、ｎ- シリコン層１に蓄積されて
いたキャリアが再結合により消滅するまでの動作期間の
２種に分けられる。
いて説明する。ＩＧＢＴのターンオフは、ゲート電極７
に対する正の電圧の印加を止めることにより得られる
が、このときの動作は、チャネルが消滅して電流が急激
に減少する動作期間と、ｎ- シリコン層１に蓄積されて
いたキャリアが再結合により消滅するまでの動作期間の
２種に分けられる。
【００１１】このとき、ＩＧＢＴでは、ｐ+ シリコン層
５からキャリアの注入があり、このキャリアが再結合
し、消滅してしまうまで電流が流れ続けるため、ターン
オフ時間は、ＭＯＳＦＥＴより長くなり、ターンオフ損
失が大きい。ここで、従来のパンチスルー型のＩＧＢＴ
では、ｐ+−ｎ接合の注入効率が高く、多量のキャリア
がｎ- 層に注入されてしまう。
５からキャリアの注入があり、このキャリアが再結合
し、消滅してしまうまで電流が流れ続けるため、ターン
オフ時間は、ＭＯＳＦＥＴより長くなり、ターンオフ損
失が大きい。ここで、従来のパンチスルー型のＩＧＢＴ
では、ｐ+−ｎ接合の注入効率が高く、多量のキャリア
がｎ- 層に注入されてしまう。
【００１２】そこで、この注入されたキャリアの消滅を
早めるため、ｎ- 層のライフタイムを低下される方法が
従来から採用されている。そして、このためには、例え
ば白金、或いは金などの重金属をドープする方法や、電
子線又はＨｅなどの放射線の照射により欠陥を作る方法
などが用いられている。
早めるため、ｎ- 層のライフタイムを低下される方法が
従来から採用されている。そして、このためには、例え
ば白金、或いは金などの重金属をドープする方法や、電
子線又はＨｅなどの放射線の照射により欠陥を作る方法
などが用いられている。
【００１３】また、このＩＧＢＴのターンオフ過程で
は、ｎ- 層に蓄積されていたキャリアのうちで、一方の
ホールは、空乏層が広がるにつれて、ｎ- 層とｐ層を介
してエミッタ電極に流れ出す。また、他方の電子はコレ
クタ側に移動し、ｐ+ 層から注入を起こす。ここで、従
来のパンチスルー型のＩＧＢＴでは、ターンオフ時、電
圧が上昇するにつれて空乏層が広がり、ｎ- 領域がパン
チスルーしてしまう。
は、ｎ- 層に蓄積されていたキャリアのうちで、一方の
ホールは、空乏層が広がるにつれて、ｎ- 層とｐ層を介
してエミッタ電極に流れ出す。また、他方の電子はコレ
クタ側に移動し、ｐ+ 層から注入を起こす。ここで、従
来のパンチスルー型のＩＧＢＴでは、ターンオフ時、電
圧が上昇するにつれて空乏層が広がり、ｎ- 領域がパン
チスルーしてしまう。
【００１４】そうすると、低ライフタイムのｎ−層がな
くなるため、注入されたキャリアの到達率が増加し、こ
のため、ターンオフ時に、残留していた電子により、ｐ
+ 側から注入されたキャリアが多くエミッタ側に到達す
るため、流れ続ける電流は大きく、他方、ライフタイム
が短くしてあるため、流れ続けている時間は短い。
くなるため、注入されたキャリアの到達率が増加し、こ
のため、ターンオフ時に、残留していた電子により、ｐ
+ 側から注入されたキャリアが多くエミッタ側に到達す
るため、流れ続ける電流は大きく、他方、ライフタイム
が短くしてあるため、流れ続けている時間は短い。
【００１５】これに対して、図６に示すように、ｎ- シ
リコン層１とｐ+ シリコン層５の間にｎ層を持たないＩ
ＧＢＴをノンパンチスルー型と呼ぶが、このノンパンチ
スルー型のＩＧＢＴの場合は、ｐ+ 層とｎ- 層の間のｎ
層を不要にするため、ｎ- シリコン層１の厚さを、定格
電圧が印加されたときでも空乏層がｐ+ シリコン層５に
到達しないように設定したものである。
リコン層１とｐ+ シリコン層５の間にｎ層を持たないＩ
ＧＢＴをノンパンチスルー型と呼ぶが、このノンパンチ
スルー型のＩＧＢＴの場合は、ｐ+ 層とｎ- 層の間のｎ
層を不要にするため、ｎ- シリコン層１の厚さを、定格
電圧が印加されたときでも空乏層がｐ+ シリコン層５に
到達しないように設定したものである。
【００１６】また、このとき、コレクタとなるｐ層の濃
度はパンチスルー型よりも低濃度となっており、このた
め、ｐ層からのホールの注入量は少なく、ターンオフ時
に流れつづける電流が小なくできる。しかし、このノン
パンチスルー型は、注入効率が悪く、このためｎ- 層の
ライフタイムが低下しないので、電流が流れつづける時
間は長くなる。
度はパンチスルー型よりも低濃度となっており、このた
め、ｐ層からのホールの注入量は少なく、ターンオフ時
に流れつづける電流が小なくできる。しかし、このノン
パンチスルー型は、注入効率が悪く、このためｎ- 層の
ライフタイムが低下しないので、電流が流れつづける時
間は長くなる。
【００１７】一方、このノンパンチスルー型では、ター
ンオフ時、蓄積された電子により注入されるホールが少
なくなるので、ＲＢＳＯＡ(逆バイアス安全動作領域)が
パンチスルー型に比べて大きいという特徴をもつ。他
方、パンチスルー型に比して、ｎ- 層が厚いため、オン
電圧が大きくなってしまうという欠点をもつ。
ンオフ時、蓄積された電子により注入されるホールが少
なくなるので、ＲＢＳＯＡ(逆バイアス安全動作領域)が
パンチスルー型に比べて大きいという特徴をもつ。他
方、パンチスルー型に比して、ｎ- 層が厚いため、オン
電圧が大きくなってしまうという欠点をもつ。
【００１８】ここで、パンチスルー型ＩＧＢＴと同等の
低オン電圧で、且つノンパンチスルー型に匹敵する大き
なＲＢＳＯＡをもつＩＧＢＴが、以下の文献により提案
されている。 Ｔ．Ｌaska etal著「ＩＳＰＳＤ２０００予稿集」p355-
358
低オン電圧で、且つノンパンチスルー型に匹敵する大き
なＲＢＳＯＡをもつＩＧＢＴが、以下の文献により提案
されている。 Ｔ．Ｌaska etal著「ＩＳＰＳＤ２０００予稿集」p355-
358
【００１９】この文献に開示のＩＧＢＴは、構造は従来
のパンチスルー型と同じであるが、ｎ- 層のライフタイ
ムを低下させる処理が施されていない点が特徴であり、
このため、ｎ- 層のライフタイムが長く、空乏層がｎ-
層の全領域に広がっても、到達率の増加は小さい。一
方、注入効率の制御は、コレクタ側のｎ層とｐ層の不純
物濃度で制御するようになっており、このため、空乏層
が広って、ｎ- 層が空乏化してしまっても注入効率の増
加がなく、この結果、大きな逆バイアス安全動作領域が
得られるのである。
のパンチスルー型と同じであるが、ｎ- 層のライフタイ
ムを低下させる処理が施されていない点が特徴であり、
このため、ｎ- 層のライフタイムが長く、空乏層がｎ-
層の全領域に広がっても、到達率の増加は小さい。一
方、注入効率の制御は、コレクタ側のｎ層とｐ層の不純
物濃度で制御するようになっており、このため、空乏層
が広って、ｎ- 層が空乏化してしまっても注入効率の増
加がなく、この結果、大きな逆バイアス安全動作領域が
得られるのである。
【００２０】
【発明が解決しようとする課題】上記従来技術は、パン
チスルー型ＩＧＢＴの漏れ電流と高耐圧特性に配慮がさ
れているとは言えず、性能向上に不満が残るという問題
があった。すなわち、従来技術によるＩＧＢＴは、イオ
ン注入のダメージによる欠陥の回復率が悪く、結晶欠陥
による漏れ電流が大きいという問題があり、また、ｎ層
形成用のイオンの拡散が遅く、深い接合が得られないの
で、ｎ層がパンチスルーしやすく高耐圧が得られないと
いう問題があった。
チスルー型ＩＧＢＴの漏れ電流と高耐圧特性に配慮がさ
れているとは言えず、性能向上に不満が残るという問題
があった。すなわち、従来技術によるＩＧＢＴは、イオ
ン注入のダメージによる欠陥の回復率が悪く、結晶欠陥
による漏れ電流が大きいという問題があり、また、ｎ層
形成用のイオンの拡散が遅く、深い接合が得られないの
で、ｎ層がパンチスルーしやすく高耐圧が得られないと
いう問題があった。
【００２１】ここで、その理由について説明する。ま
ず、図７と図８は、従来技術によるＩＧＢＴの製作プロ
セス(1)〜(8)の一例を示したものである。 (1) 始めに、所定の厚さのｎ- 半導体基板を用意し、そ
の表面にＭＯＳＦＥＴを形成する。 (2) 次にｎ- 半導体基板の裏面を研削し、所定の厚みの
ｎ- 半導体層とする。ここで、最初から薄いｎ- 半導体
基板(半導体ウエハ)を使わないのは、割れを防止するた
めである。
ず、図７と図８は、従来技術によるＩＧＢＴの製作プロ
セス(1)〜(8)の一例を示したものである。 (1) 始めに、所定の厚さのｎ- 半導体基板を用意し、そ
の表面にＭＯＳＦＥＴを形成する。 (2) 次にｎ- 半導体基板の裏面を研削し、所定の厚みの
ｎ- 半導体層とする。ここで、最初から薄いｎ- 半導体
基板(半導体ウエハ)を使わないのは、割れを防止するた
めである。
【００２２】(3) ｎ- 半導体層の裏面から、イオン注入
＋拡散により、ｎ半導体層を形成する。 (4) 同じく裏面から、イオン注入＋拡散によりｐ搬送隊
層を形成する。 (5) 最後に、裏面にコレクタ電極を形成し、ＩＧＢＴを
完成するのである。
＋拡散により、ｎ半導体層を形成する。 (4) 同じく裏面から、イオン注入＋拡散によりｐ搬送隊
層を形成する。 (5) 最後に、裏面にコレクタ電極を形成し、ＩＧＢＴを
完成するのである。
【００２３】このことから明らかなように、従来のＩＧ
ＢＴの製作プロセスでは、表面にＭＯＳＦＥＴを形成し
た後、すなわちエミッタ電極やゲート電極が形成されて
しまった後で、ｎ層とｐ層を形成していた。このため、
イオン注入後のアニール温度は、電極に使用している金
属の融点以上に高くできなかった。
ＢＴの製作プロセスでは、表面にＭＯＳＦＥＴを形成し
た後、すなわちエミッタ電極やゲート電極が形成されて
しまった後で、ｎ層とｐ層を形成していた。このため、
イオン注入後のアニール温度は、電極に使用している金
属の融点以上に高くできなかった。
【００２４】そして、まず、この結果、イオン注入に伴
うダメージを、アニール処理によって充分に回復させる
ことができず、このため、欠陥の回復率が悪く、残留し
た結晶欠陥による漏れ電流が大きくなってしまうのであ
る。
うダメージを、アニール処理によって充分に回復させる
ことができず、このため、欠陥の回復率が悪く、残留し
た結晶欠陥による漏れ電流が大きくなってしまうのであ
る。
【００２５】次に、同じくこの結果、イオン注入拡散処
理における温度も高くすることができないので、イオン
注入したｎ層形成用のイオンの拡散が遅くて深い接合が
得られず、このため、ｎ層がパンチスルーしやすくな
て、高耐圧が得られないのである。
理における温度も高くすることができないので、イオン
注入したｎ層形成用のイオンの拡散が遅くて深い接合が
得られず、このため、ｎ層がパンチスルーしやすくな
て、高耐圧が得られないのである。
【００２６】本発明の目的は、漏れ電流が少なく高耐圧
のＩＧＢＴが容易に得られるようにした製造方法を提供
することにある。
のＩＧＢＴが容易に得られるようにした製造方法を提供
することにある。
【００２７】
【課題を解決するための手段】上記目的は、半導体層の
一方の面に絶縁ゲート型電界効果トランジスタ素子が形
成され、他方の面にパンチスルー層を備えたパンチスル
ー型絶縁ゲートバイポーラトランジスタの製造方法にお
いて、前記パンチスルー層の形成プロセスを、前記絶縁
ゲート型電界効果トランジスタ素子の形成プロセスの前
に設けることにより達成される。
一方の面に絶縁ゲート型電界効果トランジスタ素子が形
成され、他方の面にパンチスルー層を備えたパンチスル
ー型絶縁ゲートバイポーラトランジスタの製造方法にお
いて、前記パンチスルー層の形成プロセスを、前記絶縁
ゲート型電界効果トランジスタ素子の形成プロセスの前
に設けることにより達成される。
【００２８】同じく、上記本発明の目的は、第１導電型
の第１の基板の一方の面に、当該第１の基板より高不純
物濃度の第１導電型の第２の半導体層を形成する工程
と、前記第１の基板の前記第２の半導体層が形成されて
いる面に、第２の基板を接着する工程と、前記第１の基
板の他方の面に絶縁ゲート型電界効果トランジスタ素子
を形成する工程と、前記第１の基板から前記第２の基板
を取り外す工程と、この第１の基板の前記第２の基板が
取り外された面に、前記第２の半導体層より高濃度の第
２導電型の半導体層を形成する工程と、この第２導電型
の半導体層にオーミック接触する第２の電極を形成する
工程とを有するようにして達成される。
の第１の基板の一方の面に、当該第１の基板より高不純
物濃度の第１導電型の第２の半導体層を形成する工程
と、前記第１の基板の前記第２の半導体層が形成されて
いる面に、第２の基板を接着する工程と、前記第１の基
板の他方の面に絶縁ゲート型電界効果トランジスタ素子
を形成する工程と、前記第１の基板から前記第２の基板
を取り外す工程と、この第１の基板の前記第２の基板が
取り外された面に、前記第２の半導体層より高濃度の第
２導電型の半導体層を形成する工程と、この第２導電型
の半導体層にオーミック接触する第２の電極を形成する
工程とを有するようにして達成される。
【００２９】更に、上記目的は、第１導電型の第１の基
板の一方の面に、当該第１の基板より高不純物濃度の第
１導電型の第２の半導体層を形成する工程と、この第１
導電型の第２の半導体層の、前記第１の基板とは反対側
の面に、前記第２の半導体層より高不純物濃度の第２導
電型の半導体層を形成する工程と、前記第１の基板の前
記第２の半導体層が形成されている面に、第２の基板を
接着する工程と、前記第１の基板の他方の面に絶縁ゲー
ト型電界効果トランジスタ素子を形成する工程と、前記
第１の基板から前記第２の基板を取り外す工程と、この
第１の基板の前記第２の基板が取り外された面にある前
記第２導電型の半導体層の面にオーミック接触する第２
の電極を形成する工程とを有することによっても達成さ
れる。
板の一方の面に、当該第１の基板より高不純物濃度の第
１導電型の第２の半導体層を形成する工程と、この第１
導電型の第２の半導体層の、前記第１の基板とは反対側
の面に、前記第２の半導体層より高不純物濃度の第２導
電型の半導体層を形成する工程と、前記第１の基板の前
記第２の半導体層が形成されている面に、第２の基板を
接着する工程と、前記第１の基板の他方の面に絶縁ゲー
ト型電界効果トランジスタ素子を形成する工程と、前記
第１の基板から前記第２の基板を取り外す工程と、この
第１の基板の前記第２の基板が取り外された面にある前
記第２導電型の半導体層の面にオーミック接触する第２
の電極を形成する工程とを有することによっても達成さ
れる。
【００３０】本発明によれば、例えばｎ層をＭＯＳ形成
前に形成するため、拡散温度を上げることができ、この
ため、ｎ層ドープ用の不純物の活性化率が上げられ、イ
オン注入による結晶欠陥を少なくできるため漏れ電流が
小さくできる。また、この結果、深いｎ層が形成できる
ため、パンチスルーし難くなり、高耐圧が得られる。
前に形成するため、拡散温度を上げることができ、この
ため、ｎ層ドープ用の不純物の活性化率が上げられ、イ
オン注入による結晶欠陥を少なくできるため漏れ電流が
小さくできる。また、この結果、深いｎ層が形成できる
ため、パンチスルーし難くなり、高耐圧が得られる。
【００３１】
【発明の実施の形態】以下、本発明による絶縁ゲートバ
イポーラトランジスタの製造方法について、図示の実施
の形態を用いて詳細に説明する。図１と図２は、本発明
によるＩＧＢＴの製作方法の一実施形態で、以下、図示
した製造プロセス(1)〜(7)により説明する。
イポーラトランジスタの製造方法について、図示の実施
の形態を用いて詳細に説明する。図１と図２は、本発明
によるＩＧＢＴの製作方法の一実施形態で、以下、図示
した製造プロセス(1)〜(7)により説明する。
【００３２】＜プロセス(1)＞まず、ｎ- シリコン層と
なるシリコンウエハＷを用意する。 ＜プロセス(2)＞このシリコンウエハＷに、ｎ型不純物
として、リン(Ｐ)又は砒素(Ａs)をイオン注入又はデポ
ジッションした上で熱処理して拡散させ、ｎシリコン層
２を形成する。
なるシリコンウエハＷを用意する。 ＜プロセス(2)＞このシリコンウエハＷに、ｎ型不純物
として、リン(Ｐ)又は砒素(Ａs)をイオン注入又はデポ
ジッションした上で熱処理して拡散させ、ｎシリコン層
２を形成する。
【００３３】＜プロセス(3)＞シリコンウエハＷとは別
のウエハ２０を用意し、両方のウエハを酸化処理(a)し
て酸化膜(ＳiＯ2)層を形成した後、シリコンウエハＷの
ｎシリコン層２が形成されている面と、ウエハ２０を張
り合わせ処理(b)した後、熱処理して、シリコンウエハ
Ｗとウエハ２０を酸化膜層１０により接着させ、補強用
とする。
のウエハ２０を用意し、両方のウエハを酸化処理(a)し
て酸化膜(ＳiＯ2)層を形成した後、シリコンウエハＷの
ｎシリコン層２が形成されている面と、ウエハ２０を張
り合わせ処理(b)した後、熱処理して、シリコンウエハ
Ｗとウエハ２０を酸化膜層１０により接着させ、補強用
とする。
【００３４】ここで、このウエハ２０は、この実施形態
の場合、製造プロセスで補強用として使用されるだけな
ので、特に材質は問わないが、酸化膜層１０を図示のよ
うに、酸化シリコン(ＳiＯ2)とするためには、シリコン
ウエハを用いる必要があるが、この場合でも、規格外の
もので充分である。
の場合、製造プロセスで補強用として使用されるだけな
ので、特に材質は問わないが、酸化膜層１０を図示のよ
うに、酸化シリコン(ＳiＯ2)とするためには、シリコン
ウエハを用いる必要があるが、この場合でも、規格外の
もので充分である。
【００３５】＜プロセス(4)＞シリコンウエハＷを、ウ
エハ２０の接合面とは反対側の面から研削し、所定の厚
さのｎ- シリコン層１にする。 ＜プロセス(5)＞研削して得たｎ- シリコン層１の表面
にＭＯＳＦＥＴ(図ではＭＯＳ)と同等の素子を形成す
る。
エハ２０の接合面とは反対側の面から研削し、所定の厚
さのｎ- シリコン層１にする。 ＜プロセス(5)＞研削して得たｎ- シリコン層１の表面
にＭＯＳＦＥＴ(図ではＭＯＳ)と同等の素子を形成す
る。
【００３６】すなわち、まず、ｎ- シリコン層１の中
に、表面から埋没させた形でｐシリコン層３を選択的に
形成し、更に、このｐシリコン層３の中にｎ+ シリコン
層４を選択的に形成した後、これらｐシリコン層３とｎ
+ シリコン層４の露出部分に、図示のように、ゲート絶
縁膜１１を介してゲート電極３０を設け、更にｐシリコ
ン層３とｎ+ シリコン層４にオーミック接触させてエミ
ッタ電３１を形成させ、ＭＯＳＦＥＴ構造が形成される
ようにするのである。
に、表面から埋没させた形でｐシリコン層３を選択的に
形成し、更に、このｐシリコン層３の中にｎ+ シリコン
層４を選択的に形成した後、これらｐシリコン層３とｎ
+ シリコン層４の露出部分に、図示のように、ゲート絶
縁膜１１を介してゲート電極３０を設け、更にｐシリコ
ン層３とｎ+ シリコン層４にオーミック接触させてエミ
ッタ電３１を形成させ、ＭＯＳＦＥＴ構造が形成される
ようにするのである。
【００３７】＜プロセス(6)＞ウエハはずしを行う。す
なわち、酸化膜層１０をエッチングして除去し、ｎシリ
コン層２からウエハ２０を取り外すのである。 ＜プロセス(7)＞ｎシリコン層２の露出面からボロン
(Ｂ)をイオン注入し、拡散してｐシリコン層５を形成さ
せた後、コレクタ電極３２を形成させ、ＩＧＢＴとす
る。
なわち、酸化膜層１０をエッチングして除去し、ｎシリ
コン層２からウエハ２０を取り外すのである。 ＜プロセス(7)＞ｎシリコン層２の露出面からボロン
(Ｂ)をイオン注入し、拡散してｐシリコン層５を形成さ
せた後、コレクタ電極３２を形成させ、ＩＧＢＴとす
る。
【００３８】そうすると、この実施形態の場合、プロセ
ス(5)でＭＯＳＦＥＴを形成させる前、プロセス(2)でｎ
シリコン層２を形成させることができるため、ｎシリコ
ン層２の形成時に拡散温度を充分に高く上げることがで
きる。
ス(5)でＭＯＳＦＥＴを形成させる前、プロセス(2)でｎ
シリコン層２を形成させることができるため、ｎシリコ
ン層２の形成時に拡散温度を充分に高く上げることがで
きる。
【００３９】従って、この実施形態によれば、ｎシリコ
ン層２のドープ用不純物の活性化率が充分に上げられる
ため、イオン注入による結晶欠陥を回復させ、ダメージ
が少なくできるため、漏れ電流が小さくできる。また、
この結果、深いｎ層が形成できるため、パンチスルーが
起こり難くなって、容易に高耐圧を得ることができる。
ン層２のドープ用不純物の活性化率が充分に上げられる
ため、イオン注入による結晶欠陥を回復させ、ダメージ
が少なくできるため、漏れ電流が小さくできる。また、
この結果、深いｎ層が形成できるため、パンチスルーが
起こり難くなって、容易に高耐圧を得ることができる。
【００４０】更に、この実施形態では、プロセス(7)で
ｐシリコン層５を形成する直前までは、ウエハ２０が接
合されていてウエハ全体が厚くなっているため、処理中
でのウエハ割れが抑えられ、従って、歩留まりの充分な
向上が容易に得られることになる。
ｐシリコン層５を形成する直前までは、ウエハ２０が接
合されていてウエハ全体が厚くなっているため、処理中
でのウエハ割れが抑えられ、従って、歩留まりの充分な
向上が容易に得られることになる。
【００４１】次に、図３と図４は、本発明の第２の実施
形態で、以下、図示した製造プロセス(1)〜(8)により説
明する。 ＜プロセス(1)＞まず、ｎ- シリコン層となるシリコン
ウエハＷを用意する。 ＜プロセス(2)＞このシリコンウエハＷに、ｎ型不純物
として、リン(Ｐ)又は砒素(Ａs)をイオン注入又はデポ
ジッションした上で熱処理して拡散させ、ｎシリコン層
２を形成する。ここで、このプロセス(1)、(2)までは、
図１と図２で説明した第１の実施形態と同じである。
形態で、以下、図示した製造プロセス(1)〜(8)により説
明する。 ＜プロセス(1)＞まず、ｎ- シリコン層となるシリコン
ウエハＷを用意する。 ＜プロセス(2)＞このシリコンウエハＷに、ｎ型不純物
として、リン(Ｐ)又は砒素(Ａs)をイオン注入又はデポ
ジッションした上で熱処理して拡散させ、ｎシリコン層
２を形成する。ここで、このプロセス(1)、(2)までは、
図１と図２で説明した第１の実施形態と同じである。
【００４２】＜プロセス(3)＞ｎシリコン層２の露出面
からボロン(Ｂ)をイオン注入し、拡散してｐシリコン層
５を形成させる。ここで、このプロセス(3)は、図１と
図２の実施形態では、プロセス(7)で実行されていたプ
ロセスの一部と同じである。
からボロン(Ｂ)をイオン注入し、拡散してｐシリコン層
５を形成させる。ここで、このプロセス(3)は、図１と
図２の実施形態では、プロセス(7)で実行されていたプ
ロセスの一部と同じである。
【００４３】＜プロセス(4)＞シリコンウエハＷとは別
のウエハ２０を用意し、両方のウエハを酸化処理(a)し
て酸化膜(ＳiＯ2)層を形成した後、シリコンウエハＷの
ｐシリコン層５が形成されている面と、ウエハ２０を張
り合わせ処理(b)した後、熱処理して、シリコンウエハ
Ｗとウエハ２０を酸化膜層１０により接着させる。ここ
で、このウエハ２０については、図１と図２の実施形態
と同じでよい。
のウエハ２０を用意し、両方のウエハを酸化処理(a)し
て酸化膜(ＳiＯ2)層を形成した後、シリコンウエハＷの
ｐシリコン層５が形成されている面と、ウエハ２０を張
り合わせ処理(b)した後、熱処理して、シリコンウエハ
Ｗとウエハ２０を酸化膜層１０により接着させる。ここ
で、このウエハ２０については、図１と図２の実施形態
と同じでよい。
【００４４】＜プロセス(5)＞シリコンウエハＷを、ウ
エハ２０の接合面とは反対側の面から研削し、所定の厚
さのｎ- シリコン層１にする。従って、このプロセス
(5)は、図１と図２の実施形態におけるプロセス(4)と同
じである。
エハ２０の接合面とは反対側の面から研削し、所定の厚
さのｎ- シリコン層１にする。従って、このプロセス
(5)は、図１と図２の実施形態におけるプロセス(4)と同
じである。
【００４５】＜プロセス(6)＞研削して得たｎ- シリコ
ン層１の表面にＭＯＳＦＥＴ(図ではＭＯＳ)と同等の素
子を形成する。
ン層１の表面にＭＯＳＦＥＴ(図ではＭＯＳ)と同等の素
子を形成する。
【００４６】従って、このプロセス(6)は、図１と図２
の実施形態におけるプロセス(5)と同じで、まず、ｎ-
シリコン層１の中に、表面から埋没させた形でｐシリコ
ン層３を選択的に形成し、更に、このｐシリコン層３の
中にｎ+ シリコン層４を選択的に形成した後、これらｐ
シリコン層３とｎ+ シリコン層４の露出部分に、図示の
ように、ゲート絶縁膜１１を介してゲート電極３０を設
け、更にｐシリコン層３とｎ+ シリコン層４にオーミッ
ク接触させてエミッタ電３１を形成させ、ＭＯＳＦＥＴ
構造が形成されるようになっている。
の実施形態におけるプロセス(5)と同じで、まず、ｎ-
シリコン層１の中に、表面から埋没させた形でｐシリコ
ン層３を選択的に形成し、更に、このｐシリコン層３の
中にｎ+ シリコン層４を選択的に形成した後、これらｐ
シリコン層３とｎ+ シリコン層４の露出部分に、図示の
ように、ゲート絶縁膜１１を介してゲート電極３０を設
け、更にｐシリコン層３とｎ+ シリコン層４にオーミッ
ク接触させてエミッタ電３１を形成させ、ＭＯＳＦＥＴ
構造が形成されるようになっている。
【００４７】＜プロセス(7)＞ウエハはずしを行う。従
って、このプロセス(7)も、図１と図２の実施形態にお
けるプロセス(6)と同じで、酸化膜層１０をエッチング
して除去し、ｎシリコン層２からウエハ２０を取り外す
のである。 ＜プロセス(8)＞ここでは、ウエハ２０を除いたｐシリ
コン層５の面にコレクタ電極３２を形成させ、ＩＧＢＴ
とする。
って、このプロセス(7)も、図１と図２の実施形態にお
けるプロセス(6)と同じで、酸化膜層１０をエッチング
して除去し、ｎシリコン層２からウエハ２０を取り外す
のである。 ＜プロセス(8)＞ここでは、ウエハ２０を除いたｐシリ
コン層５の面にコレクタ電極３２を形成させ、ＩＧＢＴ
とする。
【００４８】この図３と図４の実施形態では、ｐシリコ
ン層５の形成も、ＭＯＳＦＥＴの形成前に行うため、更
に拡散温度が上げられる。
ン層５の形成も、ＭＯＳＦＥＴの形成前に行うため、更
に拡散温度が上げられる。
【００４９】従って、この図３と図４の実施形態によっ
ても、ｎシリコン層２のドープ用不純物の活性化率が充
分に上げられるため、イオン注入による結晶欠陥が容易
に回復でき、ダメージが少なくできるため、漏れ電流が
小さくできる。また、この結果、深いｎ層が形成できる
ため、パンチスルーが起こり難くなって、容易に高耐圧
を得ることができる。
ても、ｎシリコン層２のドープ用不純物の活性化率が充
分に上げられるため、イオン注入による結晶欠陥が容易
に回復でき、ダメージが少なくできるため、漏れ電流が
小さくできる。また、この結果、深いｎ層が形成できる
ため、パンチスルーが起こり難くなって、容易に高耐圧
を得ることができる。
【００５０】更に、この実施形態でも、プロセス(8)で
ｐシリコン層５にコレクタ電極３２が形成されるまでは
ウエハ２０が接合されていて、ウエハ全体が厚くなって
いるため、処理中でのウエハ割れが抑えられ、従って、
同じく歩留まりの充分な向上が容易に得られることにな
る。
ｐシリコン層５にコレクタ電極３２が形成されるまでは
ウエハ２０が接合されていて、ウエハ全体が厚くなって
いるため、処理中でのウエハ割れが抑えられ、従って、
同じく歩留まりの充分な向上が容易に得られることにな
る。
【００５１】ところで、以上の説明では、ｎ型ＩＧＢＴ
についての実施形態について示したが、本発明は、各半
導体層の導電型が反対であるｐ型ＩＧＢＴについても、
同様に適用でき、同等の効果が得られることは明らかで
ある。
についての実施形態について示したが、本発明は、各半
導体層の導電型が反対であるｐ型ＩＧＢＴについても、
同様に適用でき、同等の効果が得られることは明らかで
ある。
【００５２】
【発明の効果】本発明によれば、ＩＧＢＴの製造過程に
おいて、拡散温度を充分に高くすることができるので、
ｎ半導体層のドープ用不純物の活性化率が充分に上げら
れ、この結果、イオン注入による結晶欠陥を回復させ、
ダメージが少なくできるため、漏れ電流が小さくでき
る。
おいて、拡散温度を充分に高くすることができるので、
ｎ半導体層のドープ用不純物の活性化率が充分に上げら
れ、この結果、イオン注入による結晶欠陥を回復させ、
ダメージが少なくできるため、漏れ電流が小さくでき
る。
【００５３】また、この結果、深いｎ層が形成できるた
め、パンチスルーが起こり難くなって、容易に高耐圧を
得ることができる。更に、本発明によれば、処理過程で
はウエハ全体が厚くなっているため、処理中でのウエハ
割れが抑えられ、従って、歩留まりが向上し、ＩＧＢＴ
の低コスト化を容易に得ることができる。
め、パンチスルーが起こり難くなって、容易に高耐圧を
得ることができる。更に、本発明によれば、処理過程で
はウエハ全体が厚くなっているため、処理中でのウエハ
割れが抑えられ、従って、歩留まりが向上し、ＩＧＢＴ
の低コスト化を容易に得ることができる。
【図１】本発明によるＩＧＢＴの製造方法の一実施形態
におけるプロセスの一部を示す説明図である。
におけるプロセスの一部を示す説明図である。
【図２】本発明によるＩＧＢＴの製造方法の一実施形態
におけるプロセスの別の一部を示す説明図である。
におけるプロセスの別の一部を示す説明図である。
【図３】本発明によるＩＧＢＴの製造方法の他の一実施
形態におけるプロセスの一部を示す説明図である。
形態におけるプロセスの一部を示す説明図である。
【図４】本発明によるＩＧＢＴの製造方法の他の一実施
形態におけるプロセスの別の一部を示す説明図である。
形態におけるプロセスの別の一部を示す説明図である。
【図５】パンチスルー型ＩＧＢＴの一例を示す断面構造
図である。
図である。
【図６】ノンパンチスルー型ＩＧＢＴの一例を示す断面
構造図である。
構造図である。
【図７】ＩＧＢＴの製造方法の従来技術の一例における
プロセスの一部を示す説明図である。
プロセスの一部を示す説明図である。
【図８】ＩＧＢＴの製造方法の従来技術の一例における
プロセスの別の一部を示す説明図である。
プロセスの別の一部を示す説明図である。
１ ｎ- シリコン層 ２ ｎシリコン層 ３ ｐシリコン層 ４ ｎ+ シリコン層 ５ ｐシリコン層 １０ 酸化膜層(接着用) １１ ゲート酸化膜 ２０ ウエハ(補強用) ３０ ゲート電極 ３１ エミッタ電極 ３２ コレクタ電極 Ｗ シリコンウエハ
Claims (3)
- 【請求項１】 半導体層の一方の面に絶縁ゲート型電界
効果トランジスタ素子が形成され、他方の面にパンチス
ルー層を備えたパンチスルー型絶縁ゲートバイポーラト
ランジスタの製造方法において、 前記パンチスルー層の形成プロセスを、前記絶縁ゲート
型電界効果トランジスタ素子の形成プロセスの前に設け
たことを特徴とする絶縁ゲートバイポーラトランジスタ
の製造方法。 - 【請求項２】 第１導電型の第１の基板の一方の面に、
当該第１の基板より高不純物濃度の第１導電型の第２の
半導体層を形成する工程と、 前記第１の基板の前記第２の半導体層が形成されている
面に、第２の基板を接着する工程と、 前記第１の基板の他方の面に絶縁ゲート型電界効果トラ
ンジスタ素子を形成する工程と、 前記第１の基板から前記第２の基板を取り外す工程と、 この第１の基板の前記第２の基板が取り外された面に、
前記第２の半導体層より高濃度の第２導電型の半導体層
を形成する工程と、 この第２導電型の半導体層にオーミック接触する第２の
電極を形成する工程とを有することを特徴とする絶縁ゲ
ートバイポーラトランジスタの製造方法。 - 【請求項３】 第１導電型の第１の基板の一方の面に、
当該第１の基板より高不純物濃度の第１導電型の第２の
半導体層を形成する工程と、 この第１導電型の第２の半導体層の、前記第１の基板と
は反対側の面に、前記第２の半導体層より高不純物濃度
の第２導電型の半導体層を形成する工程と、 前記第１の基板の前記第２の半導体層が形成されている
面に、第２の基板を接着する工程と、 前記第１の基板の他方の面に絶縁ゲート型電界効果トラ
ンジスタ素子を形成する工程と、 前記第１の基板から前記第２の基板を取り外す工程と、 この第１の基板の前記第２の基板が取り外された面にあ
る前記第２導電型の半導体層の面にオーミック接触する
第２の電極を形成する工程とを有することを特徴とする
絶縁ゲートバイポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001056958A JP2002261281A (ja) | 2001-03-01 | 2001-03-01 | 絶縁ゲートバイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001056958A JP2002261281A (ja) | 2001-03-01 | 2001-03-01 | 絶縁ゲートバイポーラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002261281A true JP2002261281A (ja) | 2002-09-13 |
Family
ID=18916905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001056958A Pending JP2002261281A (ja) | 2001-03-01 | 2001-03-01 | 絶縁ゲートバイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002261281A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004119498A (ja) * | 2002-09-24 | 2004-04-15 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP2005056930A (ja) * | 2003-08-06 | 2005-03-03 | Honda Motor Co Ltd | 半導体装置の製造方法 |
| JP2005268469A (ja) * | 2004-03-18 | 2005-09-29 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2006210411A (ja) * | 2005-01-25 | 2006-08-10 | Toyota Central Res & Dev Lab Inc | 半導体装置の製造方法 |
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| JP2007059550A (ja) * | 2005-08-23 | 2007-03-08 | Fuji Electric Holdings Co Ltd | 逆阻止型半導体装置の製造方法 |
| CN104112663A (zh) * | 2013-04-18 | 2014-10-22 | 比亚迪股份有限公司 | 一种半导体结构及其形成方法 |
| CN104425249A (zh) * | 2013-08-30 | 2015-03-18 | 无锡华润上华半导体有限公司 | 绝缘栅双极型晶体管及其制备方法 |
| CN104425254A (zh) * | 2013-08-30 | 2015-03-18 | 无锡华润上华半导体有限公司 | 一种igbt的制造方法 |
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| CN104681434A (zh) * | 2015-01-26 | 2015-06-03 | 电子科技大学 | 一种fs-igbt的制备方法 |
| CN104779157A (zh) * | 2014-06-28 | 2015-07-15 | 上海合俊驰半导体科技有限公司 | 一种场阻型igbt的制备方法 |
| JP7430568B2 (ja) | 2019-04-24 | 2024-02-13 | 東京エレクトロン株式会社 | 低密度ケイ素酸化物の溶融結合および脱着の方法および構造 |
-
2001
- 2001-03-01 JP JP2001056958A patent/JP2002261281A/ja active Pending
Cited By (18)
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