KR100689208B1

KR100689208B1 - 반도체 장치 및 반도체 장치의 제조 방법

Info

Publication number: KR100689208B1
Application number: KR1020060004796A
Authority: KR
Inventors: 미츠루 카네다; 히데키 타카하시
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2005-01-27
Filing date: 2006-01-17
Publication date: 2007-03-02
Also published as: JP2006210606A; US20080064148A1; US7452756B2; US7326996B2; KR20060086850A; DE102006002438A1; US20060163664A1; CN100485958C; CN1812122A

Abstract

리커버리 손실이 낮음과 동시에 높은 내압을 가지는 반도체 장치를 제공한다. 본 발명의 반도체 장치(10)는, (a)표면(14)과 이면(30)을 가지는 제1 도전형의 반도체 기판(12)과, (b)표면(14)에 형성된 제1 도전형의 이미터 영역(18)과, 표면(14)에 형성된 제2 도전형의 베이스 영역(16)과, 표면(14) 위에서 베이스 영역(16)에 절연막(20)을 거쳐서 대향하는 게이트 전극(22)과, 표면(14) 위에서 이미터 영역(18)에 접하는 이미터 전극(26)을 가지는 절연 게이트형 트랜지스터(28)와, (c)이면(30)에 형성된 제2 도전형의 컬렉터 영역(34)과, (d)이면(30)위에서 컬렉터 영역(34)에 대향하여 설치된 컬렉터 전극(38)과, (e)표면(14)과 이면(30) 사이에 있어 컬렉터 영역(34)과 협동하여 절연형 트랜지스터(28)를 둘러싸는 제2 도전형의 분리 영역(32)을 구비하고 있고, 컬렉터 영역(34)의 두께가 17∼50㎛의 범위에 있는 것을 특징으로 한다.

게이트 전극, 표면, 이미터 영역, 절연 게이트형 트랜지스터

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING PROCESS THEREOF}

도 1은 본 발명에 따른 반도체 장치의 단면도,

도 2는 본 발명에 따른 반도체 장치의 제작 방법을 나타낸 도면,

도 3은 컬렉터 영역의 두께와 역 내압의 관계를 나타낸 도면,

도 4는 컬렉터 영역의 두께와 리커버리 손실의 관계를 나타낸 도면,

도 5는 본 발명에 따른 반도체 장치의 불순물 농도를 나타낸 도면이다.

[도면의 주요부분에 대한 부호의 설명]

10 : 반도체 장치 12 : 반도체 기판

14 : 표면 16 : 베이스 영역

18 : 이미터 영역 20 : 게이트 절연막

22 : 게이트 전극 26 : 이미터 전극

28 : 절연 게이트형 트랜지스터 30 : 이면

32 : 분리 영역 34 :컬렉터 영역

38 : 컬렉터 전극

본 발명은, 반도체 장치에 관한 것으로서 IGBT(Insulated Gate Bipolar Transistor)에 관한 것이다.

최근, 엘리베이터나 펌프 등에 사용되는 전력변환회로로서 AC매트릭스 콤퍼레이터가 주목받고 있다. AC매트릭스 컨버터에는 쌍방향 스위치가 사용되어, 상기 쌍방향 스위치로서 2개의 IGBT가 역 병렬로 접속되어 구성되는 것이 있다. 쌍방향 스위치에 사용되는 IGBT는, 쌍방향에 내압을 갖는다(이하, 쌍방향에 내압을 가지는 IGBT를, 「역 내압IGBT」라고 칭한다.).

AC매트릭스 컨버터에 사용되는 IGBT로 구성되는 쌍방향 스위치에 있어서, 한쪽의 역 내압IGBT가 ON상태에서 전류가 흐르고 있는 동안, 다른쪽의 역 내압IGBT는 턴온 되면 전류를 부하에 전류시키는 동작을 행한다. 이것은, 인버터 제어방식에 있어서의 프리 휠 다이오드로부터 부하로 전류를 전류시키는 동작에 상당한다. 프리 휠 다이오드와 마찬가지로, AC매트릭스 컨버터에 사용되는 역 내압IGBT도 역 회복 전류(리커버리 전류)가 흐른다. 역 내압IGBT에 있어서의 리커버리 전류에 의한 손실(리커버리 손실)은, 역 내압IGBT의 p⁺컬렉터 영역의 두께가 두꺼움과 동시에 높은 불순물 농도이기 때문에 매우 크다. 이 리커버리 손실을 억제하는 역 내압 IGBT로서 예를 들면 특허문헌 1의 것이 있다.

[특허문헌 1] 일본국 공개특허공보 특개2002-319676 공보

그러나, 특허문헌 1의 역 내압IGBT는, 리커버리 손실을 억제하지만, 내압이 낮다. 이것은, p⁺컬렉터 영역을 형성할 때 주입한 불순물을 활성시키는 온도가 충분하지 않으며(활성 시키는 온도를 높게 하면 n⁺이미터 영역과 이미터 전극의 접촉저항이 증대하므로 낮게 설정되어 있다), 그 때문에, 불순물 주입 등에 발생긴 결함이 남아, 상기 결함 영역에 공핍 영역이 이르렀을 때 높은 리크 전류가 흘러서 내압이 저하되는 것이라고 생각할 수 있다.

그래서, 본 발명은, 리커버리 손실을 억제할 수 있음과 동시에 높은 내압을 가지는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체 장치는,

(a)표면과 이면을 가지는 제1 도전형의 반도체 기판과,

(b)상기 표면에 형성된 제1 도전형의 이미터 영역과, 상기 표면에 형성된 제2 도전형의 베이스 영역과, 상기 표면상에서 상기 베이스 영역에 절연막을 거쳐서 대향하는 게이트 전극과, 상기 표면상에서 상기 이미터 영역에 접하는 이미터 전극을 가지는 절연 게이트형 트랜지스터와,

(c)상기 이면에 형성된 제2 도전형의 컬렉터 영역과,

(d)상기 이면상에서 상기 컬렉터 영역에 대향하여 설치된 컬렉터 전극과,

(e)상기 표면과 상기 이면 사이에 있어 상기 컬렉터 영역과 협동하여 절연형 트랜지스터를 둘러싸는 제2 도전형의 분리 영역을 구비하고 있고,

상기 표면과 상기 이면의 대향 방향에 관한 상기 컬렉터 영역의 두께가 17∼50㎛범위에 있는 것을 특징으로 한다.

도 1은, 본 발명에 따른 일 실시예의 반도체 장치의 부분 단면도이다. 반도체 장치(10)는, n형(제1 도전형)반도체 기판(12)의 표면(14)에 p(제2 도전형)베이스 영역(16)을 가지고, p 베이스 영역(16)내에 n⁺(제1 도전형)이미터 영역(18)을 가진다. 또한 n⁺이미터 영역(18)과 반도체 기판(12)과의 사이의 p베이스 영역(16)의 부분 위에 게이트 산화막(20)을 거쳐서 형성된 게이트 전극(22)을 가진다. 또한, 층간 절연막(24)에 의해 절연되어서 게이트 전극(22)위에 형성됨과 동시에, n⁺이미터 영역(18)위에 형성되어 있는 이미터 전극(26)을 가진다. 이상의 구성에 의해, 절연 게이트형 트랜지스터(28)가 형성되어 있다. 또, 도면 중에서는, 도면을 간략하게 하기 위해, 2개의(2셀)의 p베이스 영역(16)에 관한 절연 게이트형 트랜지스터의 부분만이 나타나 있지만, 실제로는 복수 셀의 p베이스 영역이 있고, 복수 셀의 p베이스 영역을 포함하는 절연 게이트형 트랜지스터가 형성되어 있다.

또한 반도체 장치(10)는, 표면(14)으로부터 이면(30)을 향해서 형성된 p⁺(제2 도전형)분리 영역(32)과 이면(30)에 형성된 p⁺(제2 도전형)컬렉터 영역(34)을 가 진다. 절연 게이트형 트랜지스터(28)는, p⁺분리 영역(32)과 p⁺컬렉터 영역(34)에 의해 둘러싸여져 있다. 또, p베이스 영역(16), p⁺분리 영역(32), p⁺컬렉터 영역(34)이외의 영역은, n^-드리프트 영역(36)이다. 덧붙여서, 반도체 장치(10)는, p⁺컬렉터 영역(34)위에 형성된 컬렉터 전극(38)을 가진다.

반도체 장치(10)의 동작에 대하여 설명한다. 이미터 전극(26)의 전위에 비해 컬렉터 전극(38)의 전위가 높을 경우(순바이어스일 경우), 게이트 전극(22)에 정극성의 전압을 인가하면, 게이트 전극(22)과 대향하는 p베이스 영역(16)의 부분에 채널이 형성되고, n⁺이미터 영역(18)과 n^-드리프트 영역(36)이 도통된다. 이에 따라 이미터 전극(26)과 컬렉터 전극(38) 사이에 전류가 흐른다.

다음에 반도체 장치의 내압에 관하여 설명한다. 컬렉터 전극(38)의 전위가 이미터 전극(26)보다 고전위인 경우(순바이어스일 경우), p베이스 영역(16)과 n^-드리프트 영역(36)의 pn접합부로부터 n^-드리프트 영역(36)으로 공핍영역이 넓어지는 것으로, 내압이 달성된다.

한편, 컬렉터 전극(38)의 전위가 이미터 전극(26)보다 저전위일 경우(역 바이어스일 경우), p⁺컬렉터 영역(34), p⁺분리 영역(32)과 n^-드리프트 영역(36)의 pn접합부로부터 n^-드리프트 영역(36), p⁺컬렉터 영역(34), p⁺분리 영역(32)으로 공핍영역이 넓어지는 것으로, 내압이 달성된다.

여기서부터는, 본 실시예의 반도체 장치의 작성 방법을, 도 2를 참조하면서 설명한다. 우선, 도 2(a)에 나타나 있는 바와 같이 n형 반도체 기판(12)의 이면(30) 전체에 p⁺영역(40)을 확산 형성함과 동시에 p⁺분리 영역(32)을 확산 형성한다(동 공정으로 형성한다). 여기에서 말하는 확산 형성이라 함은, p형 불순물을 반도체 기판의 표면에 부착시키고, 열확산에 의해 반도체 기판(12)내에 불순물 농도가 높은 영역을 형성 하는 것을 말한다. 또는, 이온·임플랜테이션에 의해 p형 불순물이 반도체 기판에 첨가되어 어닐링 처리 하는 것을 말한다. p⁺영역(40)이 후공정에서 연마되어서 p⁺컬렉터 영역이 형성된다.

p⁺영역(40)과 p⁺분리 영역(32)이, 반도체 기판(12)의 표면(14)과 이면(30)의 대향 방향에 대해 대략 중앙에서 충분히 겹칠 때까지 확산(열확산)은 행해진다(바꿔 말하면, p⁺영역(40)의 두께(이면(30)으로부터의 깊이)가, p⁺분리(32)의 두께(표면(14)으로부터의 깊이)와 대략 동일하게 된다.). 이와 같이 p⁺영역(40)과 p⁺분리 영역(32)이 반도체 기판(12)의 대략 중앙에서 충분히 겹치는 확산을 행하면, 양쪽 영역의 불순물 농도는 당연히 높은 것이 된다(불순물이 충분량이 아니면 반도체 기판(12)의 대략 중앙부까지 불순물이 확산되지 않는다). 동 공정에서 p⁺영역(40)과 p⁺분리 영역(32)을 확산 형성하는 시간은, 당연히, p⁺영역(40)과 p⁺분리 영역(32)을 별도 공정으로 형성하는 시간에 비해 짧아진다.

또한 확산 형성하는 것으로 p⁺영역(40)에는 이면(30)을 향해서 불순물 농도가 짙어지는 농도 구배(句配)가 생긴다. 이에 따라 p⁺영역(40)은, n^-드리프트 영역(36)에 존재하는 결함을 충분히 게더링할 수 있다(p⁺영역(40)이 게더층으로서 기능한다.). p ⁺영역(40)에 게더링된 결함은, 불순물 농도가 높은 p⁺영역(40)의 이면(30)측, 바꿔 말하면, 후공정에 있어서 연마되어 제거되는 부분(42)에 모이게 된다. 따라서, 연마된 후의 반도체 장치(10)에는, 결함이 거의 존재하지 않게 된다.

또한, 후술하는 절연 게이트형 트랜지스터(28) 형성전에 p⁺영역(40)과 p⁺분리 영역(32)을 확산 형성하기 위해, 확산 형성에 의한 고열로 절연 게이트형 트랜지스터(28)에 영향을 주는 것도 당연 없다(열확산 하기 위해서 가한 또는, 이온·임플랜테이션의 경우에는 어닐링 처리로 인해 가해진 고열에 의해 절연 게이트형 트랜지스터의 n⁺이미터 영역과 이미터 전극의 접촉저항이 증대하는 경우가 없다). 그 때문에 충분히 높은 온도에서 확산 형성을 행할 수 있다.

다음에 도 2(b)에 나타나 있는 바와 같이 p⁺분리 영역(32)에 끼워진 n^-드리프트 영역(36)의 표면(14)에 절연 게이트형 트랜지스터(28)를 형성한다. 절연 게이트형 트랜지스터(28)의 형성 방법은, 주지의 방법과 같기 때문에, 설명은 간략화한다.

도 1에 나타나 있는 바와 같이 절연 게이트형 트랜지스터(28)의 형성은, 우 선, n^-드리프트 영역(36)의 표면(14)에 p베이스 영역(16)을 형성하고, 계속해서, p베이스 영역(16)에 n⁺이미터 영역(18)을 형성한다. 다음에 게이트 산화막(20)을 통해, n⁺이미터 영역(18)과 n^-드리프트 영역(36) 사이의 p베이스 영역(16)의 부분 위에 게이트 전극(22)을 형성한다. 그 후에 게이트 전극(22) 위에 층간 절연막(24)을 형성하고, 층간 절연막(24)과 n⁺이미터 영역(18) 위에 이미터 전극(26)을 형성한다. 이에 따라 절연 게이트형 트랜지스터(28)가 형성된다.

절연 게이트형 트랜지스터(28)의 형성후, 도 2(c)에 나타나 있는 바와 같이 p⁺영역(40)을 연마하고, 소정 두께D의 p⁺컬렉터 영역(34)을 형성한다. 소정의 두께D에 대해서는, 후술한다. 그 후에 p⁺컬렉터 영역(34) 위에 컬렉터 전극(38)을 형성한다. 이에 따라 반도체 장치(10)가 제작된다.

또, p⁺컬렉터 영역(34)과 컬렉터 전극(38)의 접촉저항을 저감하기 위해, p⁺영역(40)을 연마하여 p⁺컬렉터 영역(34)을 형성한 후, p형 불순물을 주입하여 이면에 p⁺컬렉터 영역(34)보다 높은 불순물 농도의 p⁺고농도 영역을 형성해도 좋다.

여기에서, 본 발명의 특징인 p⁺컬렉터 영역(34)의 소정의 두께D에 관하여 설명한다. 발명자는, 상기의 반도체 장치의 p⁺컬렉터 영역의 두께와 역 내압과의 관 계와, p⁺컬렉터 영역의 두께와 리커버리 손실의 관계를 실험에 의해 조사했다. 도 3은 p⁺컬렉터 영역의 두께와 역 내압과의 관계를 나타내는 도면이고, 도 4는 p⁺컬렉터 영역의 두께와 리커버리 손실의 관계를 나타낸 도면이다. 실험은, AC400V(볼트) 또는 440V계의 전원에 사용되는 1200V내압의 반도체 장치의 p⁺컬렉터 영역의 두께를 0∼80㎛(마이크로 미터)의 범위 내에서 변경하여 행했다. 참고를 위해, 실험에 사용한 반도체 장치(엄밀하게는, 소정 두께D의 p⁺컬렉터 영역을 형성하기 위해 연마되기 전의 반도체 장치)의 불순물 농도를 도 5에 나타낸다.

도 3의 실선으로 나타나 있는 바와 같이 p⁺컬렉터 영역의 두께가 약 17㎛이상 이면, 반도체 장치는, 1300V이상의 역 내압을 가지는 것을 알았다. 약 1300V의 내압이 있으면, 가령 연마시에 결함이 생겨도 충분히 1200V의 내압은 유지된다. 바꿔 말하면, p⁺컬렉터 영역의 두께가 최저 약 17㎛이면, 약 1300V이하의 내압을 가지는 반도체 장치(실험에 사용한 AC400V 또는 AC440V용 이외의 약 1300V이하의 내압을 가지는 반도체 장치)는 파괴되지 않는 것을 알 수 있다.

또, 도면 중에 있어서, 점선은, 컬렉터 전극과 반도체와의 접촉저항을 저감하기 위해, p⁺컬렉터 영역 형성 후 (연마후)에 이면에 p형 불순물을 주입하여 이면에 높은(p⁺컬렉터 영역보다 높은) 불순물 농도의 p⁺고농도 영역을 형성한 경우를 나 타내고 있다(실선은, p⁺고농도 영역을 형성하지 않는 경우가 있다.). 발명자는, 1입방 센티미터당 불순물 농도가 1 ×10¹⁸을 넘지 않을 정도로 p형 불순물을 주입하여 p⁺고농도 영역을 형성하면, 주입하지 않는 경우에 비해, 반도체 장치 도통시의 포화 전압이 약 0.2V저감 하는 것을 실험에 의해 발견하고 있다(1 ×10¹⁸을 넘으면, 포화 전압의 저감이 일어나지 않는 것도 발견할 수 있다.). 이것은, 1입방 센티미터당 불순물 농도가 1 ×10¹⁸을 넘지 않을 정도의 p⁺고농도 영역에 의해, p⁺컬렉터 영역과 컬렉터 전극의 접촉저항이 저감하는 것에 의한다. 역 내압의 관점에서 보면, 도면에 나타나 있는 바와 같이 불순물을 주입하여 p⁺고농도 영역을 형성하는 것에 의한 효과는 남아 그다지 볼 수 없지만, 접촉저항의 관점으로부터 보면, p⁺고농도 영역을 형성하는 것이 바람직한 것을 알 수 있다.

도 4에 나타나 있는 바와 같이 리커버리 손실Err은, p⁺컬렉터 영역의 두께가 증가함에 따라 지수 함수적으로 증가한다. 리커버리 손실Err은, 반도체 장치가 다이오드로서 동작하고 있을 때의 역 회복 과정(리커버리 동작)에 있어서, n^-드리프트 영역이나 p⁺컬렉터 영역에 축적되어 있는 캐리어가 전류방향과는 반대로 내보내지고, 순간적으로 대전류(리커버리 전류)가 흐르는 것에 의해 발생하는 손실이다. 따라서, p⁺컬렉터 영역의 두께를 작게 하면, n^-드리프트 영역이나 p⁺컬렉터 영역에 축적되어 있는 캐리어가 적어지고, 그 결과, 리커버리 손실도 저감된다. 도면에 나타나 있는 바와 같이 p⁺컬렉터 영역이 약 50㎛이하이면 리커버리 손실Err은 반감하고, 약 32㎛이하이면, 리커버리 손실Err은 대략 10mJ근방의 낮은 값이 된다.

도 3, 도 4에 나타내는 실험 결과로부터, 발명자는, 내압을 가지면서, 리커버리 손실이 낮은 p⁺컬렉터 영역의 두께는, 약 17∼50㎛의 범위내, 더 바람직하게는 약 17∼32㎛의 범위 내인 것을 발견했다. 또, 약 17∼32㎛의 범위는, p⁺컬렉터 영역을 연마 형성 할때의 연마 오차의 범위보다 충분하게 큰 범위이기 때문에, 약 17∼32㎛의 범위내의 p⁺컬렉터 영역을 형성하는 것은 용이하다.

본 실시예에 의하면, 반도체 장치는, 연마부에 모여진 결함이 연마와 함께 제거 됨으로써 결함이 적고, p⁺컬렉터 영역이 약17∼50㎛, 바람직하게는, 약 17∼32㎛의 범위내의 두께로 형성됨으로써 리커버리 손실이 낮음과 동시에 높은 내압을 가지게 된다.

본 발명에 의하면, 컬렉터 영역의 두께를 17∼50㎛로 함으로써, 반도체 장치는, 리커버리 손실을 억제할 수 있음과 동시에 높은 내압을 가질 수 있다.

Claims

표면과 이면을 가지는 제1 도전형의 반도체 기판과,

상기 이면 위에 형성된 제2 도전형의 컬렉터 영역과,

상기 컬렉터 영역 위에 형성된 컬렉터 전극과,

상기 반도체 기판의 상기 표면으로부터 상기 컬렉터 영역까지 연장되고, 상기 컬렉터 영역과 협동하여 드리프트 영역을 둘러싸는 적어도 한쌍의 제2 도전형의 분리 영역과,

상기 반도체 기판의 상기 표면 부근에서 상기 드리프트 영역 내에 형성된 제2 도전형의 베이스 영역과,

상기 반도체 기판의 상기 표면 부근에서 상기 베이스 영역 내에 형성된 제1 도전형의 이미터 영역과,

절연막을 통해 상기 베이스 영역에 대향하는 게이트 전극과,

상기 이미터 영역 위에 형성된 이미터 전극을 구비하고,

상기 컬렉터 영역의 두께가 17∼50㎛의 범위에 있는 것을 특징으로 하는 반도체 장치.
제 1항에 있어서,

상기 컬렉터 영역과 상기 컬렉터 전극 사이에 형성된, 상기 컬렉터 영역의 불순물 농도보다 높은 농도의 고농도 영역을 가지는 것을 특징으로 하는 반도체 장치.
표면과 이면을 가지는 제1 도전형의 반도체 기판을 제공하는 스텝과,

상기 이면 위에 제2 도전형의 컬렉터 영역을 형성하는 스텝과,

상기 반도체 기판의 상기 표면으로부터 상기 컬렉터 영역까지 연장되고, 상기 컬렉터 영역과 협동하여 드리프트 영역을 둘러싸는 적어도 한쌍의 제2 도전형의 분리 영역을 형성하는 스텝과,

제2 도전형의 베이스 영역을 상기 반도체 기판의 상기 표면 부근에서 상기 드리프트 영역 내에 형성하는 스텝과,

제1 도전형의 이미터 영역을 상기 반도체 기판의 상기 표면 부근에서 상기 베이스 영역 내에 형성하는 스텝과,

절연막을 통해 상기 베이스 영역에 대향하는 게이트 전극을 형성하는 스텝과,

상기 이미터 영역 위에 이미터 전극을 형성하는 스텝과,

상기 게이트 전극 및 상기 이미터 전극을 형성한 후, 상기 컬렉터 영역의 두께가 17∼50㎛의 범위가 되도록, 상기 컬렉터 영역을 연마하는 스텝과,

연마된 상기 컬렉터 영역 위에 컬렉터 전극을 형성하는 스텝을 가지는 것을 특징으로 하는 반도체 장치의 제조방법.