JPS62177968A - ゲ−トタ−ンオフサイリスタ - Google Patents
ゲ−トタ−ンオフサイリスタInfo
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- JPS62177968A JPS62177968A JP61017965A JP1796586A JPS62177968A JP S62177968 A JPS62177968 A JP S62177968A JP 61017965 A JP61017965 A JP 61017965A JP 1796586 A JP1796586 A JP 1796586A JP S62177968 A JPS62177968 A JP S62177968A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/102—Cathode base regions of thyristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7428—Thyristor-type devices, e.g. having four-zone regenerative action having an amplifying gate structure, e.g. cascade (Darlington) configuration
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はゲートターンオフサイリスタ（以下ＧＴＯと略
記）に係シ、特に埋め込みゲート型のＧＴＯの遮断耐量
をオン電圧を増大させずに向上するのに好適な接合構造
に関する。
記）に係シ、特に埋め込みゲート型のＧＴＯの遮断耐量
をオン電圧を増大させずに向上するのに好適な接合構造
に関する。
ＧＴＯゲート信号によってターンオンとターンオフを共
にできるサイリスタであり、トランジスタに比べ大電力
を制御できる。ＧＴＯの遮断耐量を向上するためには、
カソードベース層の横方向抵抗を小さくしてターンオフ
ゲート電流を引き抜き易くすること並びにゲートカソー
ド間耐圧を高くしてゲート回路の電源電圧を大きくでき
るようにすることが有効である。この両者を同時に満足
できる接合構造として、特公昭５５−１０９８４号公報
や特開昭５１−１１５７８号公報に示されているような
いわゆる埋め込みゲート構造がある。これはカソードベ
ース層の内部に、この層と同じ導電型でかつ低抵抗の半
導体層を部分的に形成し。
にできるサイリスタであり、トランジスタに比べ大電力
を制御できる。ＧＴＯの遮断耐量を向上するためには、
カソードベース層の横方向抵抗を小さくしてターンオフ
ゲート電流を引き抜き易くすること並びにゲートカソー
ド間耐圧を高くしてゲート回路の電源電圧を大きくでき
るようにすることが有効である。この両者を同時に満足
できる接合構造として、特公昭５５−１０９８４号公報
や特開昭５１−１１５７８号公報に示されているような
いわゆる埋め込みゲート構造がある。これはカソードベ
ース層の内部に、この層と同じ導電型でかつ低抵抗の半
導体層を部分的に形成し。
これをノー ト端子と接続してここからターンオフゲー
ト直流を引き抜くようにした構造であり実質的にカッ−
ドベースノーの横方向抵抗を小さくすることができる。
ト直流を引き抜くようにした構造であり実質的にカッ−
ドベースノーの横方向抵抗を小さくすることができる。
１だ同時にこの構造では低抵抗層のまわりのカソードベ
ース層の不純物濃度を低くで−きるので、ゲートカソー
ド間耐圧を高くすることかり能である。
ース層の不純物濃度を低くで−きるので、ゲートカソー
ド間耐圧を高くすることかり能である。
従来、上記の低抵抗層の構造としては、電気学会研究会
貴１＋Ｊる１月）−８２−６６にｉ己載のように。
貴１＋Ｊる１月）−８２−６６にｉ己載のように。
細長い短冊状のスリットが多数設けられたものが用いら
れていた。このスリットの部分はカソードベース層が亘
いてひり、オン状態における主電流の通路となる。
れていた。このスリットの部分はカソードベース層が亘
いてひり、オン状態における主電流の通路となる。
上記従来の低抵抗層の構造では、さらに遮断耐量を向上
させるにはスリットの幅を狭める必要があるが、こうす
るとオン状態における導通面積が小さくなりオン電圧が
高くなってしまう。そこで。
させるにはスリットの幅を狭める必要があるが、こうす
るとオン状態における導通面積が小さくなりオン電圧が
高くなってしまう。そこで。
導通面積を犬きくするためにはスリットの本数をなり遮
断耐量の低下を招く。以−トのように従来の低抵抗層の
構造では、４ン電圧を高くせずに遮断耐量を向上するこ
とが困難であるという問題があった。
断耐量の低下を招く。以−トのように従来の低抵抗層の
構造では、４ン電圧を高くせずに遮断耐量を向上するこ
とが困難であるという問題があった。
本発明の目的は５遮断耐置が犬きくかつオン′醒圧の低
い埋め込みゲ−１・型のＧＴＯを提供することにある。
い埋め込みゲ−１・型のＧＴＯを提供することにある。
上記目的は、低抵抗ノーにおける主電流の通路を。
従来の細長い短冊状のスリットのかわりに多数の小孔と
し、かつ隣接する小孔の間隔を“ｒノー ドベース層に
おけるキャリアの拡散長以下に設定された領域を設ける
ことにより達成される。
し、かつ隣接する小孔の間隔を“ｒノー ドベース層に
おけるキャリアの拡散長以下に設定された領域を設ける
ことにより達成される。
主電流の通路を小孔にすると、低抵抗層における導通面
積は小さくなる。しかし、アノ−ドベース層内に注入さ
れたキャリアは拡赦長程度は横方向に広がるので、実質
的な導通面積は小孔の総面積よりも犬きくなる。従って
、隣接する小孔の間隔をアノードベース層の拡散長以下
に設定された領域では、それらの小孔直下のみならず小
孔に狭まれた低抵抗層直下のアノードベース層も導通状
態になっている。すなわち、小孔と小孔の間の低ない。
積は小さくなる。しかし、アノ−ドベース層内に注入さ
れたキャリアは拡赦長程度は横方向に広がるので、実質
的な導通面積は小孔の総面積よりも犬きくなる。従って
、隣接する小孔の間隔をアノードベース層の拡散長以下
に設定された領域では、それらの小孔直下のみならず小
孔に狭まれた低抵抗層直下のアノードベース層も導通状
態になっている。すなわち、小孔と小孔の間の低ない。
また、小孔の寸法を小さくしてゲート引き抜き抵抗を小
さくすることにより、ａ断耐量を向上することができる
。
さくすることにより、ａ断耐量を向上することができる
。
以下１本発明の一実施例について図面を用いて説明する
。以下の図面中の同一物、相当物には同じ符号を付けた
。
。以下の図面中の同一物、相当物には同じ符号を付けた
。
第１図は本発明を実施したＧＴＯの接合断面図を示す。
ｎ型の半導体ウェハ（基体）１にｐ型カソードベース層
２全ホウ素等の拡散によ多形成し。
２全ホウ素等の拡散によ多形成し。
つ
この層にこげ層よりも不純物濃度が高いｐ型の低抵抗層
３を選択拡散した後、ｐ型カソードベース層２よりも不
純物濃度が低いｐ型の半導体層４をエピタキシャル成長
させる。さらにこのｐ型半導体層４にｎ型カソードエミ
ツタ層５をリン等の拡散により形成する。ｎ型アノード
ベース層６に隣接するｐ型アノードエミッタ層７をｐｄ
カソードベース層２と同様にホウ素等の拡散により形成
する。また、ｎ型アノードベース層６はｎ型高不純物濃
度層８を介してｐ型アノードエミッタ層７と共にアノー
ド電極１０と低抵抗接触しており、いわゆるアノードエ
ミッタ短絡構造となっている。
３を選択拡散した後、ｐ型カソードベース層２よりも不
純物濃度が低いｐ型の半導体層４をエピタキシャル成長
させる。さらにこのｐ型半導体層４にｎ型カソードエミ
ツタ層５をリン等の拡散により形成する。ｎ型アノード
ベース層６に隣接するｐ型アノードエミッタ層７をｐｄ
カソードベース層２と同様にホウ素等の拡散により形成
する。また、ｎ型アノードベース層６はｎ型高不純物濃
度層８を介してｐ型アノードエミッタ層７と共にアノー
ド電極１０と低抵抗接触しており、いわゆるアノードエ
ミッタ短絡構造となっている。
ｎｍカソードエミツタ層５とｐ型カソードベース層２の
露出面には、それぞれカソード電極２ｏとゲート電極３
０が低抵抗接触される。さらに、アノード電極１０．カ
ソード電極２０及びゲート電＆３０は、それぞれアノー
ド端子１１．カソード端子２１及びゲート端子３１に接
続される。また図示されてはいないが、ｐｎ接合が露出
する表面にはシリコン酸化膜、ガラス膜、あるいはシリ
コーンゴム等の表面安定化膜が施されている。
露出面には、それぞれカソード電極２ｏとゲート電極３
０が低抵抗接触される。さらに、アノード電極１０．カ
ソード電極２０及びゲート電＆３０は、それぞれアノー
ド端子１１．カソード端子２１及びゲート端子３１に接
続される。また図示されてはいないが、ｐｎ接合が露出
する表面にはシリコン酸化膜、ガラス膜、あるいはシリ
コーンゴム等の表面安定化膜が施されている。
第２図はｐ型の低抵抗層３の平面構造であり。
円形パターンの四分の−を示したものである。また第３
図は第２図の一点鎖線部分を拡大したものである。多数
の小孔１００が多重リング放射状に配列されている。こ
こで、第３図に拡大して示した領域においては、隣接す
る小孔の間隔すがｎ型アノードベース層６におけるキャ
リアの拡散長以下に設定されている。
図は第２図の一点鎖線部分を拡大したものである。多数
の小孔１００が多重リング放射状に配列されている。こ
こで、第３図に拡大して示した領域においては、隣接す
る小孔の間隔すがｎ型アノードベース層６におけるキャ
リアの拡散長以下に設定されている。
以下１本実施例の動作を第４図により説明する。
オン状態における電流の流れ方を矢印を付した流線で示
したが、電流はｎ型アノードベース層６内では小孔１０
０の寸法ａよりも横方向にこの層のキャリア拡散長稈度
広がって流れる。従って上述したように、隣接する小孔
の間隔すはｎ型アノードベース層６におけるキャリアの
拡散長以下に設定されているので、小孔と小孔の間のｐ
型の低抵抗層３直下におけるｎ型アノードベース層６も
導通状態にある。このため、実質的な導通面積は第４図
で寸法すを付した部分における小孔間のｐ型の低抵抗層
が無い場合と同じであり、このような低抵抗層を設けて
もオン電圧は増大しない。一方。
したが、電流はｎ型アノードベース層６内では小孔１０
０の寸法ａよりも横方向にこの層のキャリア拡散長稈度
広がって流れる。従って上述したように、隣接する小孔
の間隔すはｎ型アノードベース層６におけるキャリアの
拡散長以下に設定されているので、小孔と小孔の間のｐ
型の低抵抗層３直下におけるｎ型アノードベース層６も
導通状態にある。このため、実質的な導通面積は第４図
で寸法すを付した部分における小孔間のｐ型の低抵抗層
が無い場合と同じであり、このような低抵抗層を設けて
もオン電圧は増大しない。一方。
小孔の寸法ａを小さくすることによりゲート引き抜き抵
抗を小さくすれば遮断耐量を向上することができる。本
実施例では、アノードエミッタ短絡構造の併用により、
オン電圧を低くかつ遮断耐量をよシ大きくできる効果が
ある。
抗を小さくすれば遮断耐量を向上することができる。本
実施例では、アノードエミッタ短絡構造の併用により、
オン電圧を低くかつ遮断耐量をよシ大きくできる効果が
ある。
本実施例と同じ構造をａ ＝ ｂ ＝ ４９μｍとして
。
。
直径３９ｍｍ、耐圧４．５ｋＶの素子に適用したところ
１通を電流３００Ａの場合のオン電圧は約２．５Ｖとな
り従来菓子と同程度であったが、最大ｓ断電流は約２０
００Ａとなり従来菓子のほぼ２倍の値を示した。
１通を電流３００Ａの場合のオン電圧は約２．５Ｖとな
り従来菓子と同程度であったが、最大ｓ断電流は約２０
００Ａとなり従来菓子のほぼ２倍の値を示した。
なお本発明は、金ドープ型のＧ ’ｒ Ｏやカソードエ
ミッタが分割されたＧＴＯにも適用できる。また、ｐ型
の低抵抗層に設けられた多数の小孔の配置の仕方は第２
図に限定されるものではない。
ミッタが分割されたＧＴＯにも適用できる。また、ｐ型
の低抵抗層に設けられた多数の小孔の配置の仕方は第２
図に限定されるものではない。
本発明によれば、実質的な導通面積を狭めることなくゲ
ート引き抜き抵抗を小さくすることができるので、埋め
込みゲート型のＧＴＯの遮断耐量をオン電圧を増大させ
ずに向上する効果がある。
ート引き抜き抵抗を小さくすることができるので、埋め
込みゲート型のＧＴＯの遮断耐量をオン電圧を増大させ
ずに向上する効果がある。
第１図は本発明の一実施例になるＧＴＯの接合断面図、
第２図は低抵抗層パターンの四半分を示す図、第３図は
第２図の一部分の拡大図、第４図は第１図に示す実施例
の動作説明図である。 ■・・・ｎｆＪｌの半導体ウエノ・、２・・・ｐ型カソ
ードベース層、３・・・ｐ型の低抵抗層、４・・・不純
物濃度が低いｐ型の半導体層、５・・・ｎ型カソードエ
ミツタ層。 ６・・・ｎｆＪアノードベース層、７・・・ｐ型アノー
ドエミッタ層、８・・・ｎ型高不純物濃度層、１０・・
・アノード電極、１１・・・アノード端子、２０・・・
カソード電極、２１・・・カソード端子、３０・・・ゲ
ート電極。 ３１・・・ゲート端子、１００・・・低抵抗層に設けた
小孔。
第２図は低抵抗層パターンの四半分を示す図、第３図は
第２図の一部分の拡大図、第４図は第１図に示す実施例
の動作説明図である。 ■・・・ｎｆＪｌの半導体ウエノ・、２・・・ｐ型カソ
ードベース層、３・・・ｐ型の低抵抗層、４・・・不純
物濃度が低いｐ型の半導体層、５・・・ｎ型カソードエ
ミツタ層。 ６・・・ｎｆＪアノードベース層、７・・・ｐ型アノー
ドエミッタ層、８・・・ｎ型高不純物濃度層、１０・・
・アノード電極、１１・・・アノード端子、２０・・・
カソード電極、２１・・・カソード端子、３０・・・ゲ
ート電極。 ３１・・・ゲート端子、１００・・・低抵抗層に設けた
小孔。
Claims (1)
- 【特許請求の範囲】 １、半導体基体が少なくともｐｎｐｎ４層からなり、該
基体の第１層にアノード電極、第４層にカソード電極、
上記第４層に隣接する第３層にゲート電極を有し、上記
第３層内に多数の小孔を有する第３層と同導電型の低抵
抗層が設けられ、上記小孔を第３層が貫いているゲート
ターンオフサイリスタにおいて、隣接する小孔の間隔が
上記第１層と第３層に狭まれる第２層におけるキャリア
の拡散長以下である領域が上記低抵抗層に複数設けられ
ていることを特徴とするゲートターンオフサイリスタ。 ２、特許請求の範囲第１項において、多数の小孔が放射
状に配列されていることを特徴とするゲートターンオフ
サイリスタ。 ３、特許請求の範囲第１項において、アノード電極は第
１層に隣接する第２層にも低抵抗接触していることを特
徴とするゲートターンオフサイリスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61017965A JPS62177968A (ja) | 1986-01-31 | 1986-01-31 | ゲ−トタ−ンオフサイリスタ |
| EP87101272A EP0231895A3 (en) | 1986-01-31 | 1987-01-30 | Gate turn-off thyristor |
| US07/009,479 US4825270A (en) | 1986-01-31 | 1987-02-02 | Gate turn-off thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61017965A JPS62177968A (ja) | 1986-01-31 | 1986-01-31 | ゲ−トタ−ンオフサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62177968A true JPS62177968A (ja) | 1987-08-04 |
Family
ID=11958450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61017965A Pending JPS62177968A (ja) | 1986-01-31 | 1986-01-31 | ゲ−トタ−ンオフサイリスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4825270A (ja) |
| EP (1) | EP0231895A3 (ja) |
| JP (1) | JPS62177968A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5168333A (en) * | 1987-02-26 | 1992-12-01 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide semiconductor field effect transistor |
| EP0308667B1 (de) * | 1987-09-23 | 1994-05-25 | Siemens Aktiengesellschaft | Absaugelektrode zur Verkürzung der Ausschaltzeit bei einem Halbleiterbauelement |
| US5227713A (en) * | 1991-08-08 | 1993-07-13 | Electric Power Research Institute | Vernier control system for subsynchronous resonance mitigation |
| GB9125260D0 (en) * | 1991-11-27 | 1992-01-29 | Texas Instruments Ltd | A pnpn semiconductor device |
| JP5726898B2 (ja) * | 2009-12-22 | 2015-06-03 | アーベーベー・テヒノロギー・アーゲー | パワー半導体デバイス |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2377095A1 (fr) * | 1977-01-10 | 1978-08-04 | Alsthom Atlantique | Thyristor a amplificateur de declenchement et a ouverture commandee par la gachette |
| DD137054A1 (de) * | 1978-05-10 | 1979-08-15 | Peter Wengler | Lichtkoagulator |
| JPS6048910B2 (ja) * | 1979-05-31 | 1985-10-30 | 株式会社明電舎 | 半導体装置 |
| JPS59194470A (ja) * | 1983-04-18 | 1984-11-05 | Meidensha Electric Mfg Co Ltd | 増幅ゲ−ト構造のゲ−トタ−ンオフサイリスタ |
| ES2039145B1 (es) * | 1991-08-01 | 1994-03-16 | Sega Sa | Sistema de conmutacion y control de cuatro placas de video-juegos |
-
1986
- 1986-01-31 JP JP61017965A patent/JPS62177968A/ja active Pending
-
1987
- 1987-01-30 EP EP87101272A patent/EP0231895A3/en not_active Withdrawn
- 1987-02-02 US US07/009,479 patent/US4825270A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0231895A2 (en) | 1987-08-12 |
| EP0231895A3 (en) | 1988-01-13 |
| US4825270A (en) | 1989-04-25 |
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