JPS6048910B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPS6048910B2 JPS6048910B2 JP6776379A JP6776379A JPS6048910B2 JP S6048910 B2 JPS6048910 B2 JP S6048910B2 JP 6776379 A JP6776379 A JP 6776379A JP 6776379 A JP6776379 A JP 6776379A JP S6048910 B2 JPS6048910 B2 JP S6048910B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/102—Cathode base regions of thyristors
Landscapes
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Description
【発明の詳細な説明】
本発明は低抵抗埋込層を眉するゲートターンオフサイリ
スタ（ＧＴＯ）や接合形電界効果トランジスタやサイリ
スタなどの半導体装置に関し、特にその低抵抗埋込層に
関し、特にその低抵抗埋込層のパターン形状に関するも
のである。
スタ（ＧＴＯ）や接合形電界効果トランジスタやサイリ
スタなどの半導体装置に関し、特にその低抵抗埋込層に
関し、特にその低抵抗埋込層のパターン形状に関するも
のである。
本発明に関する基本構造をＧＴＯの場合について第１図
に示す。
に示す。
第１図において、ＧＴＯはＰ、Ｎ、Ｐ。
Ｎ。からなるサイリスタの陽極端子Ａ、陰極端子に間に
陽極端子Ａ側を正とした電圧を印加した状態で、ゲート
オン電極端子０、より陰極端子に側にＰ。Ｎ。接合を順
バイアス方向に電流Ｉｇ、を流すと、Ｐ、Ｎ、Ｐ２Ｎ２
からなるサイリスタは導通状態となつて、負荷に電流を
流す。次に陰極端子にとゲートオフ電極端子Ｇ。間にＰ
。Ｎ。接合を逆バイアスする方向、即ちゲートオフ電極
端子Ｃｏに対して陰極端子に側を正バイアスすると、負
荷電流の一部がゲートオフ電極端子Ｇ。側に流れ、陰極
端子Ａと陰極端子に間は阻止状態になる。このターンオ
フ過程での電流は、Ｎ２層全面に一様に流れていた電流
がオフ過程において、低抵抗Ｐ゛゛埋込層に流入して、
ゲートオフ電極端子℃２側に流れるものであり、オフ過
程で電流集中が生じない様に低抵抗がＰ ”゛埋込層の
パターン形状を構成することが重要である。このパター
ンとして埋込構造ではないが、設計思想が同一である表
面にゲートパターンを構成した「特公昭５３−４７６７
２、半導体装置用の櫛形構造」に・一示されており、ゲ
ートでターンオフさせる構造の素子ではインボリュート
形状が有利であることがわかる。しかしながら、接合直
径が４０−ｍｎより大きくなる様な大電流容量の素子で
は、インボリュート状のゲート部の線長が大きくなり、
従つてこのフ部分の内部抵抗が大きくなり、効果的に電
流を掃引することがむずカルくなる。これを解決するた
めに、同公報第７図、第８図では、インボリュートパタ
ーンを右廻り、左廻りの２組を合せた形状が示されてい
る。
陽極端子Ａ側を正とした電圧を印加した状態で、ゲート
オン電極端子０、より陰極端子に側にＰ。Ｎ。接合を順
バイアス方向に電流Ｉｇ、を流すと、Ｐ、Ｎ、Ｐ２Ｎ２
からなるサイリスタは導通状態となつて、負荷に電流を
流す。次に陰極端子にとゲートオフ電極端子Ｇ。間にＰ
。Ｎ。接合を逆バイアスする方向、即ちゲートオフ電極
端子Ｃｏに対して陰極端子に側を正バイアスすると、負
荷電流の一部がゲートオフ電極端子Ｇ。側に流れ、陰極
端子Ａと陰極端子に間は阻止状態になる。このターンオ
フ過程での電流は、Ｎ２層全面に一様に流れていた電流
がオフ過程において、低抵抗Ｐ゛゛埋込層に流入して、
ゲートオフ電極端子℃２側に流れるものであり、オフ過
程で電流集中が生じない様に低抵抗がＰ ”゛埋込層の
パターン形状を構成することが重要である。このパター
ンとして埋込構造ではないが、設計思想が同一である表
面にゲートパターンを構成した「特公昭５３−４７６７
２、半導体装置用の櫛形構造」に・一示されており、ゲ
ートでターンオフさせる構造の素子ではインボリュート
形状が有利であることがわかる。しかしながら、接合直
径が４０−ｍｎより大きくなる様な大電流容量の素子で
は、インボリュート状のゲート部の線長が大きくなり、
従つてこのフ部分の内部抵抗が大きくなり、効果的に電
流を掃引することがむずカルくなる。これを解決するた
めに、同公報第７図、第８図では、インボリュートパタ
ーンを右廻り、左廻りの２組を合せた形状が示されてい
る。
またこれ以５外にインボリュートパターンの長さ方向を
数段に区切る方法が考えられる。このように長さ方向を
数段に区切つたパターンを第１図に示した埋込形ＧＴＯ
に適用すると、ターンオフ過程での局部的電流集中は防
止されゲートで遮断できる電流値は増大する筈であるが
、ゲート電流で点弧（ターンオン）させた時、ゲート近
傍からカソード面積全体への導通領域の広がり ，が阻
害されることがわかつた。即ち低抵抗Ｐ ”゛埋込層の
半径方向と直角な方向の幅がある値以上になると、ゲー
トオン電極に近い所にのみ電流が集中し、この部分の温
度の異常上昇をきたし、結果的にはこの部分の熱損傷を
きたすことがわかつ （た。本発明はこのようなゲート
構造における埋込パターンの従来の問題点を解決しよう
とするもので、以下第２図、第３図をさらに併用して説
明する。
数段に区切る方法が考えられる。このように長さ方向を
数段に区切つたパターンを第１図に示した埋込形ＧＴＯ
に適用すると、ターンオフ過程での局部的電流集中は防
止されゲートで遮断できる電流値は増大する筈であるが
、ゲート電流で点弧（ターンオン）させた時、ゲート近
傍からカソード面積全体への導通領域の広がり ，が阻
害されることがわかつた。即ち低抵抗Ｐ ”゛埋込層の
半径方向と直角な方向の幅がある値以上になると、ゲー
トオン電極に近い所にのみ電流が集中し、この部分の温
度の異常上昇をきたし、結果的にはこの部分の熱損傷を
きたすことがわかつ （た。本発明はこのようなゲート
構造における埋込パターンの従来の問題点を解決しよう
とするもので、以下第２図、第３図をさらに併用して説
明する。
なお、第２図は第１図に斜線で示した低抵抗Ｐ゛゛埋込
層の平面的パターン形状を示す図、第３図は第２図の一
部拡大概略図である。第１図の半導体装置（一例として
耐圧１２００Ｖ）電流容量５０Ａ（７）ＧＴＯ）は次の
ようにして作られる。
層の平面的パターン形状を示す図、第３図は第２図の一
部拡大概略図である。第１図の半導体装置（一例として
耐圧１２００Ｖ）電流容量５０Ａ（７）ＧＴＯ）は次の
ようにして作られる。
即ち、比抵抗５０Ω・α、直径２５ＴｍのＮ刑Ｓｉの両
面からＧａを熱拡散してＰ形層即ちＰ，層、Ｐ２層を形
成する。この時のＧ．拡散層の表面濃度は５〜１０×１
０″７であり、かつ拡散深さは３０〜５０μである。こ
の時のＮ，層の厚みは２５０〜３００μである。−この
Ｇａを拡散して形成したＰ形層の一方表面に酸化膜を利
用して通常の選択拡散法により第２図の如き中心部を除
き半径外方向へ向つて網目状のパターンでＢ（ボロン）
を拡散する。その時の表面濃度は１９５×１ぴｏで、深
さは１０μである。次に二このＢ（ボロン）を拡散して
なる低抵抗Ｐ゛゛埋込層を埋込むようにこの表面全域に
エピタキシャル法でＰ形単結晶層をエピタキシャル成長
させる。この成長層の厚さは１５〜２０μで比抵抗は１
０２０Ω・Ｃｍとした。さらにこの表面層に第１図の形
状にな３るようにりんＰを選択拡散し、カソードＮ２層
を形成する。このりんＰの拡散層はその表面濃度が略５
×ＩＰで、拡散深さが略１０μである。次に低抵抗Ｐｆ
゛埋込層の最外側連結部（電極取出層域）２に電極７を
接着するために、低抵抗Ｐ″′゛埋込層４ｆの最外側連
結部２が露出する深さまで部分エッチングにより堀込溝
を設け、さらに通常の方法で図示の如く、低抵抗Ｐ゛゛
埋込層の最外側連結部２の表面、Ｐ。層の表面、Ｎ２層
の表面およびＰ，層表面に夫々アルミニウムを電極とし
て接着して接着し、ゲートオフ電極７、ゲートオン電極
８、カソード電極９および陽極１０を形成する。ここで
、前述した第２図の低抵抗Ｐ゛゛埋込層の丁平面的形状
について詳しく説明すると、低抵抗Ｐ″′゛埋込層（斜
線で示す部分）４１〜４４の長方向の抵抗を減らすため
に４段に分割し、かつ埋込部に狭まれた残りの領域５１
〜５４の幅がいずれも夫々等しくなる様に配列する。
面からＧａを熱拡散してＰ形層即ちＰ，層、Ｐ２層を形
成する。この時のＧ．拡散層の表面濃度は５〜１０×１
０″７であり、かつ拡散深さは３０〜５０μである。こ
の時のＮ，層の厚みは２５０〜３００μである。−この
Ｇａを拡散して形成したＰ形層の一方表面に酸化膜を利
用して通常の選択拡散法により第２図の如き中心部を除
き半径外方向へ向つて網目状のパターンでＢ（ボロン）
を拡散する。その時の表面濃度は１９５×１ぴｏで、深
さは１０μである。次に二このＢ（ボロン）を拡散して
なる低抵抗Ｐ゛゛埋込層を埋込むようにこの表面全域に
エピタキシャル法でＰ形単結晶層をエピタキシャル成長
させる。この成長層の厚さは１５〜２０μで比抵抗は１
０２０Ω・Ｃｍとした。さらにこの表面層に第１図の形
状にな３るようにりんＰを選択拡散し、カソードＮ２層
を形成する。このりんＰの拡散層はその表面濃度が略５
×ＩＰで、拡散深さが略１０μである。次に低抵抗Ｐｆ
゛埋込層の最外側連結部（電極取出層域）２に電極７を
接着するために、低抵抗Ｐ″′゛埋込層４ｆの最外側連
結部２が露出する深さまで部分エッチングにより堀込溝
を設け、さらに通常の方法で図示の如く、低抵抗Ｐ゛゛
埋込層の最外側連結部２の表面、Ｐ。層の表面、Ｎ２層
の表面およびＰ，層表面に夫々アルミニウムを電極とし
て接着して接着し、ゲートオフ電極７、ゲートオン電極
８、カソード電極９および陽極１０を形成する。ここで
、前述した第２図の低抵抗Ｐ゛゛埋込層の丁平面的形状
について詳しく説明すると、低抵抗Ｐ″′゛埋込層（斜
線で示す部分）４１〜４４の長方向の抵抗を減らすため
に４段に分割し、かつ埋込部に狭まれた残りの領域５１
〜５４の幅がいずれも夫々等しくなる様に配列する。
このため４段夫々ｏの埋込層４１〜４４の本数は異なつ
ている。インボリュート埋込部４１，４２，４３，４４
の区切部には幅狭の連結部３１〜３３で互に連結し、埋
込部４４の内側６には第１図に示すように連結部は設け
られず、中心部１はゲートオン電極８に対７向したＰ２
層に対応する部分である。埋込部４１〜４４と連結部２
および３１〜３３に囲まれた残りの領域５１〜５４部に
第１図に示した陽極端子Ａから陰極端子Ｋの方向に負荷
電流が流れる。なお第２図においては、網目状の埋込層
は一部しか示Ｊされていないが、３６０゜方向全体に亘
つて同様に構成されている。本発明をよりわかりやすく
説明するために第２図の一部を概略的に拡大して示すと
第３図で示される。
ている。インボリュート埋込部４１，４２，４３，４４
の区切部には幅狭の連結部３１〜３３で互に連結し、埋
込部４４の内側６には第１図に示すように連結部は設け
られず、中心部１はゲートオン電極８に対７向したＰ２
層に対応する部分である。埋込部４１〜４４と連結部２
および３１〜３３に囲まれた残りの領域５１〜５４部に
第１図に示した陽極端子Ａから陰極端子Ｋの方向に負荷
電流が流れる。なお第２図においては、網目状の埋込層
は一部しか示Ｊされていないが、３６０゜方向全体に亘
つて同様に構成されている。本発明をよりわかりやすく
説明するために第２図の一部を概略的に拡大して示すと
第３図で示される。
本発明はこの第３図かられかるように、低抵抗Ｐ゛゛埋
込層は半径方向と直角な方向に幅広の埋込部４１〜４３
（幅Ｗ）と、それを連結する半径方向に幅狭の埋込層で
ある連結部３１〜３３（幅ｔ）と最外側連結部の埋込部
２とから構成されている。いま、たとえば領域５３にの
み、負荷電流が流れているとすると、埋込層のない通常
のサイリスタ構造では、この電流の流通域は半径方向（
実線矢印１１で示す方向）および半径方向と直角な方向
（点線矢印１２で示す方向）に広がり、一定時間後に全
領域が導通状態になるが、埋込Ｐ ”゛層の幅が広いと
、この広がりが阻害されるものである。
込層は半径方向と直角な方向に幅広の埋込部４１〜４３
（幅Ｗ）と、それを連結する半径方向に幅狭の埋込層で
ある連結部３１〜３３（幅ｔ）と最外側連結部の埋込部
２とから構成されている。いま、たとえば領域５３にの
み、負荷電流が流れているとすると、埋込層のない通常
のサイリスタ構造では、この電流の流通域は半径方向（
実線矢印１１で示す方向）および半径方向と直角な方向
（点線矢印１２で示す方向）に広がり、一定時間後に全
領域が導通状態になるが、埋込Ｐ ”゛層の幅が広いと
、この広がりが阻害されるものである。
従つて、ＧＴＯ動作でのＰ″′゛埋込層の埋込部４１〜
４３の幅Ｗは外部電極の取出層域２側に大きな電流を流
す必要から、Ｐ ”゛埋込層部分の抵抗が小さいことが
必要で、これはＰ゛゛埋込層の幅Ｗを広くするべきであ
ることがわかる。
４３の幅Ｗは外部電極の取出層域２側に大きな電流を流
す必要から、Ｐ ”゛埋込層部分の抵抗が小さいことが
必要で、これはＰ゛゛埋込層の幅Ｗを広くするべきであ
ることがわかる。
ところが、Ｂ（ボロン）選択拡散層のパターン陥Ｗ及び
ｔを各種かえて実験した結果、この幅が３００μ（０．
３ＴＷＬ）以上あると導通域の広がりが阻害され、電圧
降下が異常に高くなる。
ｔを各種かえて実験した結果、この幅が３００μ（０．
３ＴＷＬ）以上あると導通域の広がりが阻害され、電圧
降下が異常に高くなる。
そこで幅Ｗと小さくして導通域の半径方向と直角な方向
への広がりを考えてもよいが、幅Ｗを小さくするとカソ
ードＮ。層の中央部から電極７の部分までの掃引．抵抗
が大きくなり、電極７に遠い所で永久破壊する。幅Ｗを
小さくして、それだけ幅Ｗ（７）Ｐ゛゛埋込部の本数を
増すことも考えられるが、導通域５１〜５３の面積がＰ
゛゛埋込層からの外方拡散法によりせばめられ、有効面
積が減るのでこの方法は得策ではない。従つて埋込層の
幅Ｗを一定として連結部３１，３２の幅をいろいろ変え
て実験を試みた。
への広がりを考えてもよいが、幅Ｗを小さくするとカソ
ードＮ。層の中央部から電極７の部分までの掃引．抵抗
が大きくなり、電極７に遠い所で永久破壊する。幅Ｗを
小さくして、それだけ幅Ｗ（７）Ｐ゛゛埋込部の本数を
増すことも考えられるが、導通域５１〜５３の面積がＰ
゛゛埋込層からの外方拡散法によりせばめられ、有効面
積が減るのでこの方法は得策ではない。従つて埋込層の
幅Ｗを一定として連結部３１，３２の幅をいろいろ変え
て実験を試みた。
Ｓｉ（シリコン）ウェハーの直径２５Ｔｆ７；Ｉｎ）比
抵抗５０Ω・αで前述した方法を用いて試作した１２０
０Ｖ）平均電流５０ＡクラスのＧＴＯの場合について実
測した結果を第４図に示す。同図は２００Ａの負荷電流
をＧＴＯに流したときの素子ＡＫ間の電圧降下（Ｖｐ）
とゲートによリターンオフできる電流ＩＡｃを示してあ
り、これかられかるように埋込層の幅ｔが３００μをこ
えると点弧領域の広がり（第３図矢印１１）が阻害され
、従つて電圧降下（ＶＦ）が増加し、かつターンオフ可
能電流（ＩＡｃ）が低下している。即ち第３図において
低抗埋込層の幅が４００μである矢印１２の方向には導
通域は殆んど広がらす、３００μ以下てある矢印１１の
方向には導通域は比較的容易に広がることがわかる。勿
論更に高電流を流し、従つて電流密度を高め、あるいは
電流の通電時間を長くすれば４００μの幅でも広がる事
が出来るが、これは高速性能を要求する本発明の目的で
ある半導体素子には適用できない。これかられかるよう
に本発明を適用した埋込刑ＧＴＯはＶＦが低く、かつ高
周波ＧＴＯが作れる。以上から本発明では、Ｐｆ゛埋込
層の幅が４００ｐ（０．４７７１７７１）程度あると広
がり阻害されることがわ力つた。従つて広がりをを要求
する方向でのＰｆ゛埋込層の幅は上記寸法より小さくす
べきであることがわかる。即ち電流を掃引する方向（半
径方向）のＰ ”゛埋込層の幅は本質的に広がりを考え
ないでもよい構成にした場合、主たる掃引方向の埋込Ｐ
ｆｆ層の幅Ｗを広くして掃引抵抗を小さくし、かつ半径
方向と直角な方向の連結層の幅ｔを０．３３ｍｍ以下に
する必要がある。また半径方向のみでなく円周方向への
広がりを要求する場合にはいずれも埋込層の幅０．３−
以下にしなければならない。本実施例においては、Ｐ゛
゛埋込層のパターンを平行な形状としてたとえばインボ
リュート形状を例にとつて説明したけれども、本発明は
これに限定されることなく、必ずしも平行になつていな
い・形状のパターンでも同様に適用できる。上述したよ
うに本発明による半導体装置を用いれば、制御電流（ゲ
ート電流）で点弧（ターンオン）させた時、制御電流（
ゲート）近傍からカソード面積全体への導通領域の広が
りが阻害されるフことがなくなり、このため従来の如く
ＧＴＯの場合、ゲート点弧電極に近い所のみに電流が集
中して、この部分の温度の異常上昇をきたし、結果的に
はこの部分の熱損傷をきたすというようなことがなくな
る。
抵抗５０Ω・αで前述した方法を用いて試作した１２０
０Ｖ）平均電流５０ＡクラスのＧＴＯの場合について実
測した結果を第４図に示す。同図は２００Ａの負荷電流
をＧＴＯに流したときの素子ＡＫ間の電圧降下（Ｖｐ）
とゲートによリターンオフできる電流ＩＡｃを示してあ
り、これかられかるように埋込層の幅ｔが３００μをこ
えると点弧領域の広がり（第３図矢印１１）が阻害され
、従つて電圧降下（ＶＦ）が増加し、かつターンオフ可
能電流（ＩＡｃ）が低下している。即ち第３図において
低抗埋込層の幅が４００μである矢印１２の方向には導
通域は殆んど広がらす、３００μ以下てある矢印１１の
方向には導通域は比較的容易に広がることがわかる。勿
論更に高電流を流し、従つて電流密度を高め、あるいは
電流の通電時間を長くすれば４００μの幅でも広がる事
が出来るが、これは高速性能を要求する本発明の目的で
ある半導体素子には適用できない。これかられかるよう
に本発明を適用した埋込刑ＧＴＯはＶＦが低く、かつ高
周波ＧＴＯが作れる。以上から本発明では、Ｐｆ゛埋込
層の幅が４００ｐ（０．４７７１７７１）程度あると広
がり阻害されることがわ力つた。従つて広がりをを要求
する方向でのＰｆ゛埋込層の幅は上記寸法より小さくす
べきであることがわかる。即ち電流を掃引する方向（半
径方向）のＰ ”゛埋込層の幅は本質的に広がりを考え
ないでもよい構成にした場合、主たる掃引方向の埋込Ｐ
ｆｆ層の幅Ｗを広くして掃引抵抗を小さくし、かつ半径
方向と直角な方向の連結層の幅ｔを０．３３ｍｍ以下に
する必要がある。また半径方向のみでなく円周方向への
広がりを要求する場合にはいずれも埋込層の幅０．３−
以下にしなければならない。本実施例においては、Ｐ゛
゛埋込層のパターンを平行な形状としてたとえばインボ
リュート形状を例にとつて説明したけれども、本発明は
これに限定されることなく、必ずしも平行になつていな
い・形状のパターンでも同様に適用できる。上述したよ
うに本発明による半導体装置を用いれば、制御電流（ゲ
ート電流）で点弧（ターンオン）させた時、制御電流（
ゲート）近傍からカソード面積全体への導通領域の広が
りが阻害されるフことがなくなり、このため従来の如く
ＧＴＯの場合、ゲート点弧電極に近い所のみに電流が集
中して、この部分の温度の異常上昇をきたし、結果的に
はこの部分の熱損傷をきたすというようなことがなくな
る。
５図面の簡単な説明
第１図はＧＴＯの基本的構造を示す縦断面図、第２図は
第１図のＰ ”゛埋込層のパターン形状を示す図、第３
図は第２図の一部を概略拡大して本発明の詳細な説明す
るための図、第４図は実験結果ノｏの実測の一例を示す
図であつて、図中７はゲートオフ電極、８はゲートオン
電極、９はカソード電極、１８は陽極、２は最外側連結
部、４１〜４４はインボリュート埋込部、３１〜３３は
幅狭の連結部を示す。
第１図のＰ ”゛埋込層のパターン形状を示す図、第３
図は第２図の一部を概略拡大して本発明の詳細な説明す
るための図、第４図は実験結果ノｏの実測の一例を示す
図であつて、図中７はゲートオフ電極、８はゲートオン
電極、９はカソード電極、１８は陽極、２は最外側連結
部、４１〜４４はインボリュート埋込部、３１〜３３は
幅狭の連結部を示す。
Claims (1)
- １ １つ以上のＰＮ接合によつて形成される制御半導体
素子の層内に同じ極性の、しかも中心部を除き半径外方
向へ向つて網目状の低抵抗埋込層を設け、該低抵抗埋込
層を電流制御端子として負荷電流をオン、オフさせる半
導体装置において、前記低抵抗埋込層を半径方向に向い
かつ半径方向と直角な方向に幅広の複数の埋込部と、こ
れらの幅広の埋込部を連結し半径方向に幅狭の連結部と
によつて構成し、前記幅狭の連結部の幅ｔを３００μ以
下とし、かつ前記幅広の埋込部の幅を前記ｔに等しいか
、それより大きくするようにしたことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6776379A JPS6048910B2 (ja) | 1979-05-31 | 1979-05-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6776379A JPS6048910B2 (ja) | 1979-05-31 | 1979-05-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55160468A JPS55160468A (en) | 1980-12-13 |
| JPS6048910B2 true JPS6048910B2 (ja) | 1985-10-30 |
Family
ID=13354294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6776379A Expired JPS6048910B2 (ja) | 1979-05-31 | 1979-05-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048910B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62177968A (ja) * | 1986-01-31 | 1987-08-04 | Hitachi Ltd | ゲ−トタ−ンオフサイリスタ |
-
1979
- 1979-05-31 JP JP6776379A patent/JPS6048910B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55160468A (en) | 1980-12-13 |
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