JPS6074677A - 複合型サイリスタ - Google Patents

複合型サイリスタ

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JPS6074677A
JPS6074677A JP18267983A JP18267983A JPS6074677A JP S6074677 A JPS6074677 A JP S6074677A JP 18267983 A JP18267983 A JP 18267983A JP 18267983 A JP18267983 A JP 18267983A JP S6074677 A JPS6074677 A JP S6074677A
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JP
Japan
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region
thyristor
fwd
anode
gto
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JP18267983A
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English (en)
Inventor
Masami Iwasaki
岩崎　政美
Hiroshi Sakurai
桜井　坦
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
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    • H01L29/7412—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a diode
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、サイリスタと高速ダイオードとがモノリシ
ックに形成された複合型サイリスタに関する。
〔発明の技術的背景〕
一般に、大電力用のダートターンオフサイリスタ（以下
ＧＴＯと称す）においては、数千ポルトという高電圧耐
量が要求′される。また、回路のインダクタンス（Ｌ）
により過大電圧が発生しこのＧＴＯを破壊に至らしめる
場合がしばしばあるため、これを防止するためＧＴＯと
逆並列に高速ダイオード、すなわち、フリーホイルダイ
オード（以下廉と称す）を接続している。上記聞として
は回路動作上高速なものが必要であシ、逆回復時間の短
い事が要求されるため金等のライフタイムキラーを拡散
してこれを実現している。
第１図は、上記ＧＴＯと潟とを逆並列に接続した等何回
路を示し、第２図（、）　、　（ｂ）はそれぞれ上記等
価回路のパターン平面図およびこのパターンのｘ　−ｘ
’線に沿った断面構成図を示している。図において、１
１はＧＴＯ，Ｊ、？は高速ダイオード（ＦＷＤ）で以下
に記すようにして形成される。すなわち、Ｎ−型の半導
体基板１３の一方表面に、アクセプタ不純物が拡散され
てＰ＋型のベース（ダート）領域１４、ＦＷｏ　１２の
アノード領域１５、およびガードリング層１６がそれぞ
れ形成され、上記基板１３の他方面側にアクセノタネ細
物が拡散されてｒ型のエミッタ領域１７が形成される。
次に、高濃度のドナー不純物が上記ダート領域１４に選
択的に拡散されてＮ＋型のエミ、り領域１８が形成され
るとともに、上記ＦＷＤ　１２のアノード領域１５に対
応した基板１３の他方面側に高濃度のドナー不純物が拡
散されてこのＦＷＤ　Ｊ　２のカソード領域１９が形成
される。そして、例えば酸化膜等によｊＯＧＴＯＪＪ形
成領域をマスクしてＦＷＤ　１２に金等のライフタイム
キ２−を選択的に所定の温度条件で拡散する。これによ
って、ＦＷＤ　１２の少数キャリアのライフタイムが短
かく設定される。その後、半導体基板１３の一方表面に
選択的に形成した酸化膜２０上にＧＴＯＪ　１のカソー
ド電極２１、ダート電極２２、およびＦ′ｗＤ１２のア
ノード電極２３が形成され、基板１３の他力面側にはＧ
ＴＯＪ　１のアノード電極およびＦＷＤ　１２のカソー
ド電極として働く電極２４が形成されて、ＧＴＯと陶と
が逆並列に接続された複合型サイリスタがモノリシック
に構成される。
〔背景技術の問題点〕
ところで、上記のよう々構成において、ＧＴ。
１１は電圧降下による損失を低減するためキャリアライ
フタイムが長い必要がちシ、これに対し、ＦＷＤ　１２
はフリーフォイル（逆）電流が流れた後の蓄積キャリア
による損失の低減のためキャリアライフタイムを短かく
設定する必要があるので、上述したように、ＦＷＤ　Ｊ
　２の形成領域のみ選択的にライフタイムキラーを拡散
している。しかし、ＦＷＤ　１２に隣接してＧＴＯ１ｌ
が形成されているため、ＦＷＤ　１２に逆電流が流れ終
った直後に、ＧＴＯ１１のアノード・カソード間に急峻
な立上シの電圧が印加されると、逆電流によりＦＷＤ　
１２のアノード領域１５およびＮ−型領域（基板１３）
間に蓄積されたキャリアが、Ｎ″″型領域を介してＧＴ
Ｏ１１のダート領域１４に流入されてこのＧＴＯ１１が
再点弧される。このような動作は誤動作となるのみなら
ず、ＧＴＯ１ノのアノード・カソード間の印加電圧が大
きい場合にはＧＴＯＪ　Ｊの永久破壊になり得る。
また、前述したように、ＦＷＤ　１２形成領域のみ選択
的にライフタイムキラーを拡散する場合、ライフタイム
キラーの拡散速度が速いため、横方向にも広範囲に広が
ってしまい、ＧＴＯ１１のダート領域１４における少数
キャリアのライフタイムがこの影響で部分的に低下する
。このため、ＧＴＯ１１のオン電圧が上昇し、電流分布
が不均一となってＧＴＯ１１が破壊され易くなる欠点が
あった。
〔発明の目的〕
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、ダイオードに蓄積されたキャ
リアによるサイリスタの誤点弧を防止できるとともに、
ライフタイムキ２−のサイリスタ形成領域への拡散をも
低減できる複合型サイリスタを提供することである。
〔発明の概要〕
すなわち、この発明においては、サイリスタと高速ダイ
オードとが互いに通電方向を逆にして接続されて成るゾ
レーナ構造の複合型サイリ５− スタにおいて、上記高速ダイオードの形成領域と上記サ
イリスタのダート領域との間に、拡散層から成ｐこれら
の領域を分離するための隔離領域を設けたものである。
〔発明の実施例〕
以下、この発明の一実施例について図面を参照して説明
する。第３図（ａ）　＊　（ｂ）　において、前記第２
図（、）　、　（ｂ）と同一構成部には同じ符号を付し
てその説明は省略する。すなわち、前記第２図における
ＧＴＯ１１形成領域とＦＷｏ　１２形成領域との間にガ
ードリング層１６を延設し、このガードリング層１６を
隔離領域２５として用いるもので、これによってＧＴＯ
Ｊ　Ｊのダート領域１４とＦＷＤ　Ｊ　Ｊのアノード領
域１５とが分離されるようにして成る。
第４図は、ガードリング層１６の断面構造を拡大して示
すもので、ゾレーナ構造の素子における高耐圧化にはこ
のようなｃ型のガードリングが広く用いられている。こ
こで、ガードリングが形成された素子の耐圧は、ガード
リングの６一 本数とその間隔ＭＫよって異なシ、降伏電圧は最外周側
のガードリング層から伸びる空乏層部分での降伏となる
。従って、所望の耐圧を得るためには、半導体基板１３
の不純物濃度、Ｐ＋ベース層の拡散深さＷＢ、および表
面電荷等の各種要因を考慮する必要があシ、主接合１５
からのガードリング層１６．１６の間隔が重要となり、
ガードリング層１６．１６の幅Ｗには関係し彦い。これ
はガードリング層１６の工、ジ■。
０間は等電位であるためであシ、隔離領域２５として働
く部分と周辺部のガードリング層１６との交点のコーナ
ーは幅が広く彦るが、上述したような理由によシ耐圧が
低下することは々い。
このような構成によれば、ＦｗＤ１２に逆電流が流れ終
った直後にＧＴＯＩ　Ｊのアノード中力ソード間に急峻
な立上シの電圧が印加され、同１２のアノード領域１５
およびＮ′″型領域間に蓄積されたキャリアのダート領
域１４への流入が前記隔離領域２５によって阻止される
ので再点弧が防止できる。
また、Ｆ′ｗＤ１２形成領域に選択的にライフタイムキ
ラーを拡散する際、隔離領域２５がＮ−型半導体基板１
３よｐ高濃度であるためライフタイムキラーの横方向へ
の拡散が阻止され、ＧＴｏｌｌの特性への影響が少なく
、電流の流れが均一で破壊耐圧を向上できる。
なお、上記実施例では、ＧＴＯについて説明したが、大
電力用逆導通サイリスタ等、他の各種の半導体装置にも
適用可能なのはもちろんである。
〔発明の効果〕
以上説明したようにこの発明によれば、ダイオードに蓄
積されたキャリアによるサイリスタの誤点弧を防止でき
るとともに、ライフタイムキラーのサイリスタ形成領域
への拡散をも低減できる複合型サイリスタが得られる。
【図面の簡単な説明】
第１図は従来の複合型サイリスタの等価回路図、第２図
は上記第１図の回路の構成例を示すパターン乎面図およ
びその断面槽、成図、第３図はこの発明の一実施例に係
る複合型サイリスタのノ母ターン平面図およびその断面
構成図、第４図は上記第３図におけるガードリング層の
断面構造を拡大して示す図である。 １１　・ＧＴＯ（サイリスタ）、１　ｘ　・ＦＷＤ　（
高速ダイオード）、１４・・・サイリスタのダート領域
、２５・・・隔離領域。 出願人代理人　弁理士　鈴　江　武　彦９− ψ　゛

Claims (1)

    【特許請求の範囲】
  1. サイリスタと高速ダイオードとが互いに通電方向を逆に
    して接続されて成るゾレーナ構造の複合型サイリスタに
    おいて、上記高速ダイオードの形成領域と上記サイリス
    タのダート領域との間に、拡散層から成シこれらの領域
    を分離するための隔離領域を設けたことを特徴とする複
    合型サイリスク。
JP18267983A 1983-09-30 1983-09-30 複合型サイリスタ Pending JPS6074677A (ja)

Priority Applications (3)

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JP18267983A JPS6074677A (ja) 1983-09-30 1983-09-30 複合型サイリスタ
EP19840111540 EP0143259B1 (en) 1983-09-30 1984-09-27 Composite type thyristor
DE8484111540T DE3466139D1 (en) 1983-09-30 1984-09-27 Composite type thyristor

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