JPS598372A - 高耐圧半導体装置 - Google Patents

高耐圧半導体装置

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Publication number
JPS598372A
JPS598372A JP11753482A JP11753482A JPS598372A JP S598372 A JPS598372 A JP S598372A JP 11753482 A JP11753482 A JP 11753482A JP 11753482 A JP11753482 A JP 11753482A JP S598372 A JPS598372 A JP S598372A
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JP
Japan
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diffusion
diffusion layers
layer
semiconductor device
withstand voltage
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Pending
Application number
JP11753482A
Other languages
English (en)
Inventor
Mikio Hatakeyama
畠山 幹男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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Publication of JPS598372A publication Critical patent/JPS598372A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction

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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は高耐圧半導体装置に係り、特にプレーナー接
合によ多形成された高耐圧サイリスタ又はトライアック
に関する。
第1図は従来のブレーナ−形高耐圧半導体素子断面図、
第2図は平面図である。1はN型ペース層、2はP型エ
ミッタ層、3はP型ペース層、4はN型エミツタ層、5
と6はフローティングリングでおる1、第3図に順方向
ブロック状態におけるフローティングリング近傍の空乏
層ひろがりを示す。
一般にプレーナー接合においては接合の19部分におけ
る電界強度が平坦部より高くなシ、降伏電圧は平面接合
の場合に比べて大巾に低下する。
例えば比抵抗70ΩCmのn型シリコンにポロンによシ
表面濃度I Q”Cm” 、深さ30μのP型層をプレ
ーナー拡散して形成したpn接合の降伏電圧は約900
■であシ、平面接合の場合の降伏電圧2000■に比べ
て大巾に低い。このプレーナー接合の耐圧は接合深さを
深くシ、曲率半径を大きくするととによシ向上する。こ
の理由は曲率半径が大きい方が接合向多部分の電界集中
が弱くなるためである。又第1図の様にフローティング
を入れることによシ耐圧を向上させることができる。第
3図に順方向ブロック状態におけるフローティ/ブリン
グ近傍の空乏層ひろがシを示す。この構造においては、
A部に生じる電界強度のピーク値をフローティングリン
グを導入することによシ減小せしめることができるため
、耐圧値が向上する。J今、アノードカソード間に印加
電圧を1500’Vかけたとき、tJ41のフローティ
ングリングの電圧が1300■になったとする。その時
に第1のフローティングリングのB部にもやはシミ界強
度のピーク点が生じるために、これを弱めるために第2
のフローティングリングを導入する。このとき第2のフ
ローティングリングの電圧が100OVになったとする
この様にして全印加電圧をフローティングリングの各々
に分圧することによシ、接合部の電界強度を弱めること
によシ第3図の構造で耐圧値は1500V迄向上させる
ことができる。
このようにプレーナー接合をもつ半導体装置においてそ
の耐圧値はプレーナー接合曲シ部分の曲率半径によシ影
響され曲率半径を大きくした方が耐圧値が大きくなる。
しかしながら従来の方法では、曲率半径を大きくすると
、接合深さも深くなシ、Pペース層の設計が従来と同じ
くすることが困難であった。
本発明は、Pベース層部分の接合深さを変えることなく
、プレーナー接合曲シ部分の電界強度を弱め従来よシ耐
圧値を格段に向上せしめるものである。
本発明の特徴は、一つの導伝型をもつ半導体基板の少な
くとも1方の面にプレーナー拡散により形成される、前
者と反対の導伝型を有する第1及び第2の拡散層と、こ
の2つの拡散層の少なくとも一方に、との導伝型と反対
の導伝型を有する第3の拡散層をもつPNPN又はNP
NPの4層構造又はNPNP又はPNPNPの5層構造
第1と第2の拡散層の各々に隣接してこれらの拡散領域
をとシ囲みこれらと同じ導伝型を有する複数個の第4及
び第5の拡散層をもち、これら複数個の第4及び第5の
拡散層のうち少なくとも1組の拡散層の深さ及び表面濃
度が第1と第2の拡散層のそれらよシも深くかつ表面濃
度が低い高耐圧半導体装置にある。
以下、図面を用いて本発明実施例を説明する。
第4図は本発明の実施例であシ11はN型基板、12は
P型エミッタ層、13はP型ベーヌ層、14はN型工ξ
ツタ層、15.16はP型フローティングリングである
本構造は次の工程により実現し得る。先づN型基板を酸
化し酸化膜に窓あけすることによシマスキングを行う。
次にボロン(BCl2)を1000℃においてデポジッ
トし、続いて1250℃において押込拡散を行いフロー
ティングリング部15.16の形成を行なう。
次に再たび酸化膜に窓あけすることKよシ、マスキング
を行い、ボロ/(Bcl、)を1150℃においてデポ
ジットし、続いて押込拡散を行なうことによシPエミッ
タ部12Pベース部13の形成を行なう。
次に再たび酸化膜に窓あけすることによυ、マスキング
を行い、リン(POcl、)をデポジットし、続いて押
込拡散を行なうことにより、Nエミッタ部14の形成を
行なう。
この様にして第4図の如くの構造ができる。このときP
エミッタ及びPペース層深さは約30μ表面濃度は1×
10180m−11フローティングリングの接合深さ約
60/J表面濃度6x I Q”crrr” 、 N 
エミッタ層深さ15μ、表面濃度的10” cm″彎あ
る。
このときフローティングリングを3本ないし5本を用い
ることによシ、耐圧値は1700V〜1900Vが得ら
れ、従来構造の耐圧値1500Vに対して格段の向上が
なされた。
本発明によりPベース層接合深さ、表面濃度等を従来設
計と同じにしたまま、フローティングリング部の接合深
さを深くすることによシ、耐圧特性の向上を計ることが
できた。
従来技術によシ接合曲シ部の耐圧を向上させるためには
Pペース接合深さを深くするために、表面濃度が低下し
、Pベース層抵抗の変化をもたらしたシ、Pベース部の
輸送効率低下によるオン抵抗の増大という欠点があった
が、本発明ではその様な不具合は一切生じず、耐圧特性
のみの向上が得られる。
又本発明の応用例としてサイリスタを述べたが、これに
限ることなく、トライブック、ダイオード、トランジス
タに対しても応用ができることは明らかである。
【図面の簡単な説明】
第1図は従来の半導体装置の断面図、第2図は従来の半
導体装置の平面図、第3図は従来の半導体装置のフロー
ティングリング付近拡大図、第4図は本発明実施例によ
る半導体装置断面図、である。 なお図において、1.11・・・・・・N型ベース層、
2゜12・・・・・・P型エミッタ層、3.13・・・
・・・P型ペース層、4.14・・・・・・N型エミツ
タ層、5.6.15.16・・・・・・フローティング
リング、である。 第2 図

Claims (1)

    【特許請求の範囲】
  1. 一導電型の半導体基板の少なくとも一主面にプレーナー
    拡散によ多形成される逆導電型の第1及び第2の拡散層
    と、該2つの拡散層の少なくとも一方に一導電型の第3
    の拡散層をもつPNPN又はNPNPの4層構造又はN
    PNPN又はPNPNPの5層構造の半導体装置の前記
    第1と第2の拡散層の各々に隣接してこれらの拡散領域
    をとシ囲む複数個の逆導電型の第4及び第5の拡散層が
    形成され、該複数個の第4及び第5の拡散層のうち少な
    くとも1組の拡散層の響さ及び表面濃度が前記第1と第
    2の拡散層のそれらよシも深くかつ表面濃度が低いこと
    を%徴とする高耐圧半導体装置。
JP11753482A 1982-07-06 1982-07-06 高耐圧半導体装置 Pending JPS598372A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11753482A JPS598372A (ja) 1982-07-06 1982-07-06 高耐圧半導体装置

Applications Claiming Priority (1)

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JP11753482A JPS598372A (ja) 1982-07-06 1982-07-06 高耐圧半導体装置

Publications (1)

Publication Number Publication Date
JPS598372A true JPS598372A (ja) 1984-01-17

Family

ID=14714167

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11753482A Pending JPS598372A (ja) 1982-07-06 1982-07-06 高耐圧半導体装置

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JP (1) JPS598372A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5813452A (en) * 1994-04-01 1998-09-29 Kansai Paint Co., Ltd. Coating composition for hydrophilization and method for hydrophilization

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5813452A (en) * 1994-04-01 1998-09-29 Kansai Paint Co., Ltd. Coating composition for hydrophilization and method for hydrophilization

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