JPS5921170B2 - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPS5921170B2 JPS5921170B2 JP49083045A JP8304574A JPS5921170B2 JP S5921170 B2 JPS5921170 B2 JP S5921170B2 JP 49083045 A JP49083045 A JP 49083045A JP 8304574 A JP8304574 A JP 8304574A JP S5921170 B2 JPS5921170 B2 JP S5921170B2
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- Japan
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- region
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Description
【発明の詳細な説明】
本発明はＭＯＳ型半導体装置の改良に関するものである
。
。
一般的に言つて半導体装置は回路的には配線容量が少な
いほど回路の効率がよく、そのために構造上様々な工夫
がなされる。
いほど回路の効率がよく、そのために構造上様々な工夫
がなされる。
そのうち最も簡単な方法は半導体基板の不純物濃度を薄
くして拡散層容量を減す方法であるが、基板の不純物濃
度を薄くすると拡散層間に寄生ＭＯＳ効果が生じ易くな
るｅそこで不純物濃度の高い部分を基板表面に設けてこ
の寄生ＭＯＳ効果を防いでいる。しかしながらこの従来
の構造では外部よりサージ電圧が印加された場合には大
電流が流れ装置の破壊をもたらす。この様な不都合を惹
起する装置の具体例としてＮチャンネルＭＯＳ装置をと
りあげ該装置について第１図に基づき説明する。従来の
ＮチャンネルＭＯＳ装置の断面図を示す第１図において
。参照番号２はＰ型半導体基板１上に拡散されたＮ１波
散層であり、電極□に印加された電圧によつて高電位に
されている。３ｉｊＮ１波散層を示しており、基板１と
同電位に固定されている。
くして拡散層容量を減す方法であるが、基板の不純物濃
度を薄くすると拡散層間に寄生ＭＯＳ効果が生じ易くな
るｅそこで不純物濃度の高い部分を基板表面に設けてこ
の寄生ＭＯＳ効果を防いでいる。しかしながらこの従来
の構造では外部よりサージ電圧が印加された場合には大
電流が流れ装置の破壊をもたらす。この様な不都合を惹
起する装置の具体例としてＮチャンネルＭＯＳ装置をと
りあげ該装置について第１図に基づき説明する。従来の
ＮチャンネルＭＯＳ装置の断面図を示す第１図において
。参照番号２はＰ型半導体基板１上に拡散されたＮ１波
散層であり、電極□に印加された電圧によつて高電位に
されている。３ｉｊＮ１波散層を示しており、基板１と
同電位に固定されている。
この電位関係は、基板１に逆バイアスをかけて用いられ
るＮチャンネルＭＯＳ半導体装置のペレット周辺部で現
実のものとなる。即ち拡散層２をペレット内部で素子を
構成するものと考え、拡散層３をペレットのスクライブ
線の部分と考えれば上述の如き電位関係となる。基板１
は濃度１×１０１５アトム／粛でＰ型不純物のボロンが
ドープされており、前記した寄生ＭＯＳ効果を阻止する
為の層４は濃度１〜３×１０１５アトム／ｄでＰ型不純
物ボロンがドープされた層である。今Ｎ１波散層２にサ
ージ電圧が印加されると拡散層２と基板１とで構成され
るＰ−Ｎ接合がブレークダウンをおこし電子と正孔が発
生する。電子は正電位に保たれた拡散層２の中にすぐに
消滅するが正孔は基板中をドリフトしてＮ１波散層３へ
と移動する。この時にＰ＋層４は基板１中に比して低抵
抗領域なので、ほとんどの正孔は高抵抗の基板１中より
もむしろＰ＋層４を経てＮ＋拡散層３の境界まで到達し
、層３、４間のＰ−Ｎ接合を順方向にバイアスし拡散層
３から拡散層４への電子の注入をひきおこす。即ちこれ
を更に詳細に説明すると、拡散層４及び拡散層３の間に
形成されるＰ−Ｎ接合に層４から層３へ正孔が移動する
とそこに電圧降下を生じ。その電圧が該Ｐ−Ｎ接合に順
方向に印カロされ、従つてそれによつて拡散層３から拡
散層４へ電子の注入が惹起されるが、層４はＰ゛型でし
かも不純物濃度が高いので、注入された電子は層４中の
正孔と再結合し消滅する。同様に拡散層３から基板１へ
の電子の注入が惹起されるが、基板１はＰ型半導体であ
るにもかかわらず不純物濃度が低いので、基板１中で正
孔と再結合して消滅する電子は少ない。基板１中に注入
された電子は基板１中を拡散しその一部はＮ＋拡散層２
と基板１との間の空乏層電界により加速されて拡散層２
に達し再び電子と正孔を発生し，正孔は前述の如く層４
を介して拡散層３に移動する。この様にこの過程が正に
フイードバツクされることにより負件抵抗現象をひきお
こし拡散層２から基板１に大電流が流れる。そのために
電極配線７が溶断したり，コンタクト部での基板とのシ
ヨートなどの故障を起す欠点ｔ）５あつた。本発明は従
来の技術に内在する上記欠点を克服する為になされたも
のであり、従つて本発明の目的は上述の如きキャリヤの
正のフイードバツクを阻止することによつて拡散層にサ
ージ電圧が印加されても大電流を惹起することがない信
頼性の高い新規なＭＯＳ型半導体装置を提供することに
ある。
るＮチャンネルＭＯＳ半導体装置のペレット周辺部で現
実のものとなる。即ち拡散層２をペレット内部で素子を
構成するものと考え、拡散層３をペレットのスクライブ
線の部分と考えれば上述の如き電位関係となる。基板１
は濃度１×１０１５アトム／粛でＰ型不純物のボロンが
ドープされており、前記した寄生ＭＯＳ効果を阻止する
為の層４は濃度１〜３×１０１５アトム／ｄでＰ型不純
物ボロンがドープされた層である。今Ｎ１波散層２にサ
ージ電圧が印加されると拡散層２と基板１とで構成され
るＰ−Ｎ接合がブレークダウンをおこし電子と正孔が発
生する。電子は正電位に保たれた拡散層２の中にすぐに
消滅するが正孔は基板中をドリフトしてＮ１波散層３へ
と移動する。この時にＰ＋層４は基板１中に比して低抵
抗領域なので、ほとんどの正孔は高抵抗の基板１中より
もむしろＰ＋層４を経てＮ＋拡散層３の境界まで到達し
、層３、４間のＰ−Ｎ接合を順方向にバイアスし拡散層
３から拡散層４への電子の注入をひきおこす。即ちこれ
を更に詳細に説明すると、拡散層４及び拡散層３の間に
形成されるＰ−Ｎ接合に層４から層３へ正孔が移動する
とそこに電圧降下を生じ。その電圧が該Ｐ−Ｎ接合に順
方向に印カロされ、従つてそれによつて拡散層３から拡
散層４へ電子の注入が惹起されるが、層４はＰ゛型でし
かも不純物濃度が高いので、注入された電子は層４中の
正孔と再結合し消滅する。同様に拡散層３から基板１へ
の電子の注入が惹起されるが、基板１はＰ型半導体であ
るにもかかわらず不純物濃度が低いので、基板１中で正
孔と再結合して消滅する電子は少ない。基板１中に注入
された電子は基板１中を拡散しその一部はＮ＋拡散層２
と基板１との間の空乏層電界により加速されて拡散層２
に達し再び電子と正孔を発生し，正孔は前述の如く層４
を介して拡散層３に移動する。この様にこの過程が正に
フイードバツクされることにより負件抵抗現象をひきお
こし拡散層２から基板１に大電流が流れる。そのために
電極配線７が溶断したり，コンタクト部での基板とのシ
ヨートなどの故障を起す欠点ｔ）５あつた。本発明は従
来の技術に内在する上記欠点を克服する為になされたも
のであり、従つて本発明の目的は上述の如きキャリヤの
正のフイードバツクを阻止することによつて拡散層にサ
ージ電圧が印加されても大電流を惹起することがない信
頼性の高い新規なＭＯＳ型半導体装置を提供することに
ある。
本発明の上記目的は半導体基板上に該基板と反対の導電
型を有する複数個の第１の不純物拡散領域と、該拡散領
域を包囲しており前記基板と同じ導電型を有しその不純
物濃度が前記基板に比べて高い第２の不純物拡散領域と
を有しているＭＯＳ型半導体装置において、前記第１の
不純物拡散領域の少なくとも一部を他の拡散領域から分
離する様に前記第２の不純物領域中に少数キヤリヤの移
動を阻止する様な領域をチヤンネル領域を除く領域に有
することを特徴とするＭＯＳ型半導体装置によつて達成
される。
型を有する複数個の第１の不純物拡散領域と、該拡散領
域を包囲しており前記基板と同じ導電型を有しその不純
物濃度が前記基板に比べて高い第２の不純物拡散領域と
を有しているＭＯＳ型半導体装置において、前記第１の
不純物拡散領域の少なくとも一部を他の拡散領域から分
離する様に前記第２の不純物領域中に少数キヤリヤの移
動を阻止する様な領域をチヤンネル領域を除く領域に有
することを特徴とするＭＯＳ型半導体装置によつて達成
される。
すなわち本発明の特徴は、一導電型基板に逆導電型の素
子領域が形成され、この素子領域に離間して他の逆導電
型の領域が形成され、この他の逆導電型領域と前記素子
領域との間の前記一導電型基板表面にその基板より不純
物が高濃度である一導電型層が設けられたＭＯＳ型半導
体装置において、この一導電型層内にこの一導電型層表
面から前記基板に達する深さの逆導電型層が形成され、
この逆導電型層は一導電型層より基板内に深く形成され
ているＭＯＳ型半導体装置にある。
子領域が形成され、この素子領域に離間して他の逆導電
型の領域が形成され、この他の逆導電型領域と前記素子
領域との間の前記一導電型基板表面にその基板より不純
物が高濃度である一導電型層が設けられたＭＯＳ型半導
体装置において、この一導電型層内にこの一導電型層表
面から前記基板に達する深さの逆導電型層が形成され、
この逆導電型層は一導電型層より基板内に深く形成され
ているＭＯＳ型半導体装置にある。
本発明によれば、寄生ＭＯＳ効果を阻止する為に基板上
に形成された比較的不純物濃度の高い層領域中に少数キ
ヤリヤの移動を阻止する様な領域，例えば、基板と逆導
電型を有する不純物拡散領域が設けられているので、基
板１と逆の導電型を有し、高電位に保たれている領域、
例えばペレツト内部で素子を構成するものと考えられる
拡散層から前記不純物濃度の高い層領域への少数キヤリ
ヤの移動は該不純物濃度の高い層領域中に於いて阻止さ
れる。
に形成された比較的不純物濃度の高い層領域中に少数キ
ヤリヤの移動を阻止する様な領域，例えば、基板と逆導
電型を有する不純物拡散領域が設けられているので、基
板１と逆の導電型を有し、高電位に保たれている領域、
例えばペレツト内部で素子を構成するものと考えられる
拡散層から前記不純物濃度の高い層領域への少数キヤリ
ヤの移動は該不純物濃度の高い層領域中に於いて阻止さ
れる。
その結果前述の如き正のフイードバツクは阻止され、従
つて前記の例えばペレツト内部に於いて素子を構成する
ものと考えられる拡散層から，前記比較的不純物濃度の
高い層領域、基板と同電位に固定されている層領域例え
ばペレツトのスクライブ線の部分に形成されると考えら
れる拡散層及び前記半導体基板を通して流れる負性抵抗
による電流の発生は阻止され、その結果アルミ電極配線
の溶断等前記した従来の欠点がすべて解消される。次に
本発明をその良好な実施例について第２図及び第３図を
参照しながら具体的に説明しよう。
つて前記の例えばペレツト内部に於いて素子を構成する
ものと考えられる拡散層から，前記比較的不純物濃度の
高い層領域、基板と同電位に固定されている層領域例え
ばペレツトのスクライブ線の部分に形成されると考えら
れる拡散層及び前記半導体基板を通して流れる負性抵抗
による電流の発生は阻止され、その結果アルミ電極配線
の溶断等前記した従来の欠点がすべて解消される。次に
本発明をその良好な実施例について第２図及び第３図を
参照しながら具体的に説明しよう。
第２図を参照するに、そこには本発明に係るＭＯＳ型半
導体装置の一実施例の断面図が示されている。ここでは
説明の便宜上前述の従来例と同様にＮチヤンネルＭＯＳ
型半導体装置について説明する。図に於いて参照番号１
１は第１図に示された基板１と同様のＰ型半導体基板を
示しており、該基板１１上には、基板と逆の導電型Ｎ＋
を有し、例えばペレツト内部で素子を構成するものと考
えられる複数個の拡散層（図示実施例においては便宜上
一個のみ設けられ、他は省略されている）１２が形成さ
れている。基板１１に於ける拡散層１２の周囲には該拡
散層１２を包囲する様に寄生ＭＯＳ効果を阻止する為の
比較的不純物濃度の高いしかも基板１と同一同電型Ｐ＋
の層領域１４がエピタキシヤル成長又は拡散によつて形
成されてぃる。基板１１上に於ける拡散層１２及び層領
域１４を含む部分の周囲には，基板１と反対の導電型Ｎ
＋を有し、例えばペレツトのスクライブ線の部分に形成
されると考えられる拡散層１３が形成されている。拡散
層１３は、本実施例に於いては層領域１２，１４を含む
部分の周囲に形成されているが、層領域１２の内部に設
けられていてもよくその形成される位置は任意でよい。
拡散層１２及び１３の電位関係は第１図に示された従来
例と同じであり、拡散層１２は電極１７に印加される電
圧によつて高電位にされており、他方拡散層１３は基板
１１と同電位に固定されている。基板１１の層領域１４
が設けられている部分には本発明の要部である層１６が
形成されている。層１６は少数キヤリヤの移動を阻止す
る為の不純物拡散領域であり、基板１１と逆の導電型に
されている。層１６は、拡散層１３のほぼ中央部に拡散
層１２が設けられている場合には拡散層１２の周囲を包
囲して形成する必要があるけれども、中央部ではなく偏
心的に設けられている場合には拡散層１２の周囲全部で
はなく、拡散層１３に近い一部分にのみ形成すればほぼ
目的を達成することができる。又層１６は、拡散層１２
の周囲で且つ基板と同電位に固定されている拡散層との
間のチャンネル領域を除く領域に設けられるものであり
、拡散層１２と対抗する位置に拡散層１３が存在しない
部分には形成しなくてもよいことは勿論である。層１６
の形成方法は層１２，１３，１４を形成する際に拡散等
によつて同時に形成されてもよいし、或いは第１図の如
き構造に形成された従来の装置に後から高エネルギーに
基づくイオン注入法によつて形成してもよい。次に第２
図に示された実施例の作用、効果について説明するに、
前記第１図に示された例と同様にＮ＋拡散層１２にサー
ジ電圧が印加されると基板１１及び拡散層１２とで構成
されるＰ−Ｎ接合がブレークダウンを惹起し、電子と正
孔を発生する。
導体装置の一実施例の断面図が示されている。ここでは
説明の便宜上前述の従来例と同様にＮチヤンネルＭＯＳ
型半導体装置について説明する。図に於いて参照番号１
１は第１図に示された基板１と同様のＰ型半導体基板を
示しており、該基板１１上には、基板と逆の導電型Ｎ＋
を有し、例えばペレツト内部で素子を構成するものと考
えられる複数個の拡散層（図示実施例においては便宜上
一個のみ設けられ、他は省略されている）１２が形成さ
れている。基板１１に於ける拡散層１２の周囲には該拡
散層１２を包囲する様に寄生ＭＯＳ効果を阻止する為の
比較的不純物濃度の高いしかも基板１と同一同電型Ｐ＋
の層領域１４がエピタキシヤル成長又は拡散によつて形
成されてぃる。基板１１上に於ける拡散層１２及び層領
域１４を含む部分の周囲には，基板１と反対の導電型Ｎ
＋を有し、例えばペレツトのスクライブ線の部分に形成
されると考えられる拡散層１３が形成されている。拡散
層１３は、本実施例に於いては層領域１２，１４を含む
部分の周囲に形成されているが、層領域１２の内部に設
けられていてもよくその形成される位置は任意でよい。
拡散層１２及び１３の電位関係は第１図に示された従来
例と同じであり、拡散層１２は電極１７に印加される電
圧によつて高電位にされており、他方拡散層１３は基板
１１と同電位に固定されている。基板１１の層領域１４
が設けられている部分には本発明の要部である層１６が
形成されている。層１６は少数キヤリヤの移動を阻止す
る為の不純物拡散領域であり、基板１１と逆の導電型に
されている。層１６は、拡散層１３のほぼ中央部に拡散
層１２が設けられている場合には拡散層１２の周囲を包
囲して形成する必要があるけれども、中央部ではなく偏
心的に設けられている場合には拡散層１２の周囲全部で
はなく、拡散層１３に近い一部分にのみ形成すればほぼ
目的を達成することができる。又層１６は、拡散層１２
の周囲で且つ基板と同電位に固定されている拡散層との
間のチャンネル領域を除く領域に設けられるものであり
、拡散層１２と対抗する位置に拡散層１３が存在しない
部分には形成しなくてもよいことは勿論である。層１６
の形成方法は層１２，１３，１４を形成する際に拡散等
によつて同時に形成されてもよいし、或いは第１図の如
き構造に形成された従来の装置に後から高エネルギーに
基づくイオン注入法によつて形成してもよい。次に第２
図に示された実施例の作用、効果について説明するに、
前記第１図に示された例と同様にＮ＋拡散層１２にサー
ジ電圧が印加されると基板１１及び拡散層１２とで構成
されるＰ−Ｎ接合がブレークダウンを惹起し、電子と正
孔を発生する。
電子はＮ＋拡散層１２中に於いてすぐに消滅するが，少
数キヤリヤである正孔は低抵抗領域１４に流れＮ＋層１
６に到達する。そしてＮ＋層１６から基板１１への電子
注入をひきおこすが，それにともない正孔の到来によつ
てＮ＋層１６の電位ｌ）Ｓフロート状態であれば電位上
昇をひきおこし、自らＮ＋層１６と基板１１との間の接
合に逆方向バイアスをつくり出しＮ＋層１６から基板１
１への電子注入は抑制される。つまりＮ＋層１６によつ
て少数キヤリヤ（この場合には正孔）の移動は阻止され
るのである。すなわち層１４の中にＮ＋層１６を設ける
ことによつて前述したような正のフィードバツクを惹起
することは除去され、従つて負性抵抗による大電流は発
生しない。そのために大電流による電極配線１７の溶断
等の事故を防ぐ事ができる。第３図は本発明に関連ある
技術の半導体装置の一例を示す断面図であり、層領域１
４中に層領域１６を設ける代りに図示されている如く、
Ｐ＋層１４が途中で分断された構造にされている。
数キヤリヤである正孔は低抵抗領域１４に流れＮ＋層１
６に到達する。そしてＮ＋層１６から基板１１への電子
注入をひきおこすが，それにともない正孔の到来によつ
てＮ＋層１６の電位ｌ）Ｓフロート状態であれば電位上
昇をひきおこし、自らＮ＋層１６と基板１１との間の接
合に逆方向バイアスをつくり出しＮ＋層１６から基板１
１への電子注入は抑制される。つまりＮ＋層１６によつ
て少数キヤリヤ（この場合には正孔）の移動は阻止され
るのである。すなわち層１４の中にＮ＋層１６を設ける
ことによつて前述したような正のフィードバツクを惹起
することは除去され、従つて負性抵抗による大電流は発
生しない。そのために大電流による電極配線１７の溶断
等の事故を防ぐ事ができる。第３図は本発明に関連ある
技術の半導体装置の一例を示す断面図であり、層領域１
４中に層領域１６を設ける代りに図示されている如く、
Ｐ＋層１４が途中で分断された構造にされている。
つまり換言すれば層領域１４中に少数キヤリヤの移動を
阻止する領域として基板１１と同一導電型で且つ同じ不
純物濃度を有する領域１８が設けられた構造とされてい
る。かかる構造によれば、層領域１４の間の高抵抗領域
１８に於いて電位降下を生じ、この高抵抗領域での電位
降下を利用する形で第２図に示された実施例の場合とほ
ぼ同様の効果を得ることができる。以上本発明は一例と
してＮチヤンネルＭＯＳ装置について説明されたが，Ｐ
チヤンネルＭＯＳ型半導体装置についても同様に説明し
得ることは明らかである。
阻止する領域として基板１１と同一導電型で且つ同じ不
純物濃度を有する領域１８が設けられた構造とされてい
る。かかる構造によれば、層領域１４の間の高抵抗領域
１８に於いて電位降下を生じ、この高抵抗領域での電位
降下を利用する形で第２図に示された実施例の場合とほ
ぼ同様の効果を得ることができる。以上本発明は一例と
してＮチヤンネルＭＯＳ装置について説明されたが，Ｐ
チヤンネルＭＯＳ型半導体装置についても同様に説明し
得ることは明らかである。
以上本発明は添付図面を参照しながらその良好な実施例
について説明されたが，それらは単なる例示的なもので
あつて制限的意味を有するものでないことは勿論である
。
について説明されたが，それらは単なる例示的なもので
あつて制限的意味を有するものでないことは勿論である
。
従つて本発明の精神及び範囲から逸脱することなしに本
発明は種々の変更を加えて実施することができるが、そ
れらはすべて前記した本願特許請求の範囲内に包含され
るものである。
発明は種々の変更を加えて実施することができるが、そ
れらはすべて前記した本願特許請求の範囲内に包含され
るものである。
第１図は従来の装置の構造を示す断面図，第２図は本発
明に係るＭＯＳ型半導体装置の一実施例の構造を示す断
面図、第３図は本発明に関連ある技術による一例を示す
断面図である。 １，１１・・・・・・半導体基板、２，３，６，１２，
１３，１６・・・・・・基板と逆の導電型の拡散層、４
，１４・・・・・・基板と同じ導電型の拡散層、５，１
５・・・・・・シリコン酸化膜， ７，１７・・・・・
・電極配線、１８・・・・・・基板と同じ導電型で且つ
同じ不純物濃度の領域。
明に係るＭＯＳ型半導体装置の一実施例の構造を示す断
面図、第３図は本発明に関連ある技術による一例を示す
断面図である。 １，１１・・・・・・半導体基板、２，３，６，１２，
１３，１６・・・・・・基板と逆の導電型の拡散層、４
，１４・・・・・・基板と同じ導電型の拡散層、５，１
５・・・・・・シリコン酸化膜， ７，１７・・・・・
・電極配線、１８・・・・・・基板と同じ導電型で且つ
同じ不純物濃度の領域。
Claims (1)
- １ 一導電型基板に逆導電型の素子領域が形成され、該
素子領域に離間して他の逆導電型の領域が形成され、該
他の逆導電型領域と前記素子領域との間の前記一導電型
基板表面に該基板より不純物が高濃度である一導電型層
が設けられたＭＯＳ型半導体装置において、該一導電型
層内に該一導電型層表面から前記基板に達する深さの逆
導電型層が形成され、該逆導電型層は前記一導電型層よ
り深く形成されていることを特徴とするＭＯＳ型半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49083045A JPS5921170B2 (ja) | 1974-07-19 | 1974-07-19 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49083045A JPS5921170B2 (ja) | 1974-07-19 | 1974-07-19 | Ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5111576A JPS5111576A (en) | 1976-01-29 |
| JPS5921170B2 true JPS5921170B2 (ja) | 1984-05-18 |
Family
ID=13791219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49083045A Expired JPS5921170B2 (ja) | 1974-07-19 | 1974-07-19 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5921170B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5389234A (en) * | 1977-01-14 | 1978-08-05 | Nippon Kokan Kk | Device for working cylindrical structure |
| JPS6146124Y2 (ja) * | 1981-04-25 | 1986-12-25 | ||
| JPS5981592U (ja) * | 1982-11-26 | 1984-06-01 | 石川島播磨重工業株式会社 | 溶接装置 |
| JPS6141465U (ja) * | 1984-08-13 | 1986-03-17 | 工業技術院長 | 自動溶接装置 |
| JPS6187671U (ja) * | 1984-11-09 | 1986-06-07 | ||
| JP2517875Y2 (ja) * | 1990-03-31 | 1996-11-20 | 日本ホイスト株式会社 | 自動アーク溶接装置 |
| JPH0810456Y2 (ja) * | 1990-04-04 | 1996-03-29 | 株式会社三星製作所 | 溶接用走行台車 |
| JP2505477Y2 (ja) * | 1990-08-28 | 1996-07-31 | 北越工業株式会社 | 自動隅肉溶接機 |
| JPH087976Y2 (ja) * | 1991-03-07 | 1996-03-06 | 川崎重工業株式会社 | 両側隅肉自動溶接装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS543349A (en) * | 1977-06-10 | 1979-01-11 | Sefudaa Kougiyou Kk | Floating breakwater |
-
1974
- 1974-07-19 JP JP49083045A patent/JPS5921170B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS543349A (en) * | 1977-06-10 | 1979-01-11 | Sefudaa Kougiyou Kk | Floating breakwater |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5111576A (en) | 1976-01-29 |
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