JP3007647B2 - 負性抵抗形半導体素子 - Google Patents
負性抵抗形半導体素子Info
- Publication number
- JP3007647B2 JP3007647B2 JP2012896A JP1289690A JP3007647B2 JP 3007647 B2 JP3007647 B2 JP 3007647B2 JP 2012896 A JP2012896 A JP 2012896A JP 1289690 A JP1289690 A JP 1289690A JP 3007647 B2 JP3007647 B2 JP 3007647B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- semiconductor
- junction
- region
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、PNPN構造、又はNPNPN構造の負性抵抗形半
導体素子に関する。
導体素子に関する。
一般に通信線及び各種電気機器の制御ラインなどにお
いては、自然雷の直撃や誘導、或いは負荷の開閉などに
よってサージ電圧が生じ、特に通信装置、他の電子機器
などの高密度モジュール化の進展に伴い、サージ電圧や
過電圧に極めて弱いIC,LSI素子などが多用されているた
め、電子機器にサージが侵入する前にサージアブソーバ
でもってサージを吸収する必要が多くなっている。
いては、自然雷の直撃や誘導、或いは負荷の開閉などに
よってサージ電圧が生じ、特に通信装置、他の電子機器
などの高密度モジュール化の進展に伴い、サージ電圧や
過電圧に極めて弱いIC,LSI素子などが多用されているた
め、電子機器にサージが侵入する前にサージアブソーバ
でもってサージを吸収する必要が多くなっている。
この様なサージアブソーバとしては種々な種類がある
が、低損失なものとしてPNPN構造、又はNPNPN構造の素
子が知られている。これは基本的には４層ダイオードと
して以前から広く知られており、設定電圧以上の電圧が
両端に印加されるとアバランシェブレークダウンを起こ
し、その両端の電圧が急減するところに特徴がある。
が、低損失なものとしてPNPN構造、又はNPNPN構造の素
子が知られている。これは基本的には４層ダイオードと
して以前から広く知られており、設定電圧以上の電圧が
両端に印加されるとアバランシェブレークダウンを起こ
し、その両端の電圧が急減するところに特徴がある。
このような構造をもった従来のサージ電圧吸収用半導
体素子を第７図により説明すると、Ｎ導電型シリコン半
導体基板１の両主面からＰ導電型の不純物をドープする
ことによりＰ導電型の半導体領域２、３がそれぞれ形成
され，半導体領域２には環状のＮ導電型の半導体領域４
が形成されている。半導体基板１により形成されるＮ導
電型の半導体領域１′とＰ導電型の半導体領域２は主PN
接合J1を形成し、Ｐ導電型の半導体領域２とＮ導電型の
半導体領域４とは別のPN接合J2を形成する。Ｐ導電型の
半導体領域２はＮ導電型の半導体領域４に四囲を囲ま
れ、電極５とオーミックコンタクトを形成する短絡部2a
を備えている。また、Ｎ導電型の半導体領域１′はＰ導
電型の半導体領域３と第２の主PN接合J3を形成してい
る。
体素子を第７図により説明すると、Ｎ導電型シリコン半
導体基板１の両主面からＰ導電型の不純物をドープする
ことによりＰ導電型の半導体領域２、３がそれぞれ形成
され，半導体領域２には環状のＮ導電型の半導体領域４
が形成されている。半導体基板１により形成されるＮ導
電型の半導体領域１′とＰ導電型の半導体領域２は主PN
接合J1を形成し、Ｐ導電型の半導体領域２とＮ導電型の
半導体領域４とは別のPN接合J2を形成する。Ｐ導電型の
半導体領域２はＮ導電型の半導体領域４に四囲を囲ま
れ、電極５とオーミックコンタクトを形成する短絡部2a
を備えている。また、Ｎ導電型の半導体領域１′はＰ導
電型の半導体領域３と第２の主PN接合J3を形成してい
る。
この構造のセージ電圧吸収用半導体素子では、電極５
と６間にアバランシェブレークダウン電圧VB2以上の電
圧が印加されると、第１の主PN接合J1がアバランシェブ
レークダウンを起こし、アバランシェブレークダウン後
の電流は第１の主PN接合J1側から半導体領域２の短絡部
2aを通して電極５へ流れる。このときＰ導電型の半導体
領域２における横方向抵抗などによる電圧降下が第１の
主PN接合J1の閾値を超えると、この素子はターンオン
し、低抵抗状態に移行する。この素子の電圧−電流特性
は第６図に示すようになる。
と６間にアバランシェブレークダウン電圧VB2以上の電
圧が印加されると、第１の主PN接合J1がアバランシェブ
レークダウンを起こし、アバランシェブレークダウン後
の電流は第１の主PN接合J1側から半導体領域２の短絡部
2aを通して電極５へ流れる。このときＰ導電型の半導体
領域２における横方向抵抗などによる電圧降下が第１の
主PN接合J1の閾値を超えると、この素子はターンオン
し、低抵抗状態に移行する。この素子の電圧−電流特性
は第６図に示すようになる。
しかしながら、このような従来の負性抵抗形のサージ
電圧吸収用半導体素子にあっては、Ｐ導電型の半導体領
域２の不純物拡散プロフィールでアバランシェブレーク
ダウン電圧VB1、トリガ電流、保持電流などの大きさが
決まってしまうような構造であったので、低いアバラン
シェブレークダウン電圧VB1を有すると同時に、大きな
トリガ電流値と保持電流値をもつサージ電圧吸収用半導
体素子を製作するのは難しかった。
電圧吸収用半導体素子にあっては、Ｐ導電型の半導体領
域２の不純物拡散プロフィールでアバランシェブレーク
ダウン電圧VB1、トリガ電流、保持電流などの大きさが
決まってしまうような構造であったので、低いアバラン
シェブレークダウン電圧VB1を有すると同時に、大きな
トリガ電流値と保持電流値をもつサージ電圧吸収用半導
体素子を製作するのは難しかった。
本発明は、保持電流およびトリガ電流などの特性には
ほとんど影響を与えることなく、従来のものに比べて低
いアバランシェブレークダウン電圧をもつ負性抵抗形の
半導体素子を製作し易い半導体構造を提供することを目
的としている。
ほとんど影響を与えることなく、従来のものに比べて低
いアバランシェブレークダウン電圧をもつ負性抵抗形の
半導体素子を製作し易い半導体構造を提供することを目
的としている。
前述のような従来の半導体デバイスの欠点を除去し、
この目的を達成するために本発明では、主PN接合のアバ
ランシェブレークダウン電圧よりも低い電圧でアバラン
シェブレークダウンを開始するPN接合を前記主PN接合と
等価回路的に並列に形成したことを特徴としている。
この目的を達成するために本発明では、主PN接合のアバ
ランシェブレークダウン電圧よりも低い電圧でアバラン
シェブレークダウンを開始するPN接合を前記主PN接合と
等価回路的に並列に形成したことを特徴としている。
この発明による負性抵抗形半導体素子では、主PN接合
と直列に形成されたPN接合が、主PN接合のアバランシェ
ブレークダウン電圧より低い設定電圧でアバランシェブ
レークダウンを開始することにより、主PN接合もアバラ
ンシェブレークダウンを起こすので、従来よりも負性抵
抗形半導体素子のアバランシェブレークダウン電圧を低
くできる。
と直列に形成されたPN接合が、主PN接合のアバランシェ
ブレークダウン電圧より低い設定電圧でアバランシェブ
レークダウンを開始することにより、主PN接合もアバラ
ンシェブレークダウンを起こすので、従来よりも負性抵
抗形半導体素子のアバランシェブレークダウン電圧を低
くできる。
以下第１図乃至第３図に従って本発明の各実施例につ
いて説明するが、これら図において第７図に示した記号
と同一の記号は相当する半導体領域又は部材を示すもの
とする。
いて説明するが、これら図において第７図に示した記号
と同一の記号は相当する半導体領域又は部材を示すもの
とする。
先ず第１図において、Ｐ導電型の半導体領域２はＮ導
電型の半導体領域４に四囲を囲まれた領域の細孔よりな
る短絡部2aを備えており、半導体領域２は短絡部2aによ
り直接電極５に電気的に結合されている。
電型の半導体領域４に四囲を囲まれた領域の細孔よりな
る短絡部2aを備えており、半導体領域２は短絡部2aによ
り直接電極５に電気的に結合されている。
半導体領域２の四囲にはこれと同一の導電型で不純物
濃度の高いP+型半導体領域10が形成される。このP+型半
導体領域10は半導体領域２よりも浅く形成され、したが
って主PN接合J1とは等価回路的に並列配置ではあるが、
主PN接合よりも浅い位置にPN接合J4を形成する。
濃度の高いP+型半導体領域10が形成される。このP+型半
導体領域10は半導体領域２よりも浅く形成され、したが
って主PN接合J1とは等価回路的に並列配置ではあるが、
主PN接合よりも浅い位置にPN接合J4を形成する。
このような構造の負性抵抗形サージ電圧吸収用半導体
素子にあっては、電極６と５間の電圧が上昇する過程
で、第５図と第６図に示すように従来のブレークダウン
電圧VB1より低いブレークダウン電圧VB2で半導体領域10
と半導体領域１′との間に形成されたPN接合J4がアバラ
ンシェブレークダウンを起こし、このとき流れるアバラ
ンシェ開始電流IaはＰ導電型の半導体領域２を横方向に
流れ、更にその短絡部2aを通って電極５へ流れる。この
とき、半導体領域２とその短絡部２′に生じる電圧降下
が半導体領域２と半導体領域４により形成されるPN接合
J2で決まるスレッシュホールドを超えると、PN接合J2は
順バイアスされて導通し、主PN接合J1のアバランシェブ
レークダウンによるアバランシェ電流の多くはPN接合J2
を通って流れ、このデバイスの電圧降下は急激に小さく
なる。このときの電流値がトリガ電流である。
素子にあっては、電極６と５間の電圧が上昇する過程
で、第５図と第６図に示すように従来のブレークダウン
電圧VB1より低いブレークダウン電圧VB2で半導体領域10
と半導体領域１′との間に形成されたPN接合J4がアバラ
ンシェブレークダウンを起こし、このとき流れるアバラ
ンシェ開始電流IaはＰ導電型の半導体領域２を横方向に
流れ、更にその短絡部2aを通って電極５へ流れる。この
とき、半導体領域２とその短絡部２′に生じる電圧降下
が半導体領域２と半導体領域４により形成されるPN接合
J2で決まるスレッシュホールドを超えると、PN接合J2は
順バイアスされて導通し、主PN接合J1のアバランシェブ
レークダウンによるアバランシェ電流の多くはPN接合J2
を通って流れ、このデバイスの電圧降下は急激に小さく
なる。このときの電流値がトリガ電流である。
したがって、このサージ電圧吸収用半導体デバイスの
構造によれば、他の特性に影響を与えることなく、従来
の同様なデバイスに比べて低い電圧でサージ吸収動作を
行うので、広範囲のサージ電圧の吸収が可能である。ま
た、保持電流Ih,トリガ電流の大きさなど諸特性に大き
な影響を与える半導体領域２とは別にアバランシェブレ
ークダウン電圧の大きさを決定する半導体領域10を備え
ているので、従来の斯かる半導体デバイスの構造では相
反するアバランシェブレークダウン電圧の低減と保持電
流の増大化を同時に行える。このデバイスが電子回路に
おけるサージ吸収に用いられるとき、保持電流の大きい
方がサージ吸収した後に自己消弧し易いので，このサー
ジ電圧吸収用半導体デバイスを回路に挿入したことによ
るその回路の信号電圧に対する影響を小さくできる。な
お、７、８は絶縁膜である。
構造によれば、他の特性に影響を与えることなく、従来
の同様なデバイスに比べて低い電圧でサージ吸収動作を
行うので、広範囲のサージ電圧の吸収が可能である。ま
た、保持電流Ih,トリガ電流の大きさなど諸特性に大き
な影響を与える半導体領域２とは別にアバランシェブレ
ークダウン電圧の大きさを決定する半導体領域10を備え
ているので、従来の斯かる半導体デバイスの構造では相
反するアバランシェブレークダウン電圧の低減と保持電
流の増大化を同時に行える。このデバイスが電子回路に
おけるサージ吸収に用いられるとき、保持電流の大きい
方がサージ吸収した後に自己消弧し易いので，このサー
ジ電圧吸収用半導体デバイスを回路に挿入したことによ
るその回路の信号電圧に対する影響を小さくできる。な
お、７、８は絶縁膜である。
次に第２図に本発明に係る負性抵抗形サージ電圧吸収
用半導体素子の第２の実施例を示す。
用半導体素子の第２の実施例を示す。
同図において第１図に示した記号と同一の記号は相当
する部材を示すものとする。この実施例は半導体基板１
の双方の主面側から同一構造の半導体領域を形成したも
のであり、半導体基板１の厚さ方向の中央線を中心に対
称的な構造となっている。
する部材を示すものとする。この実施例は半導体基板１
の双方の主面側から同一構造の半導体領域を形成したも
のであり、半導体基板１の厚さ方向の中央線を中心に対
称的な構造となっている。
この実施例のデバイスによれば双方向のサージ電圧を
吸収でき、また双方向とも低い電圧でスイッチング動作
できる。
吸収でき、また双方向とも低い電圧でスイッチング動作
できる。
次に第３図により本発明に係る負性抵抗形半導体素子
の第３の実施例を説明すると、これはアバランシェブレ
ークダウン開始用の半導体領域10の周縁部にガードリン
グ領域11を備えたことを特徴としている。このガードリ
ング領域11は半導体領域10と同一の導電型であり、アバ
ランシェブレークダウン開始電圧の精度を高める作用を
行う。
の第３の実施例を説明すると、これはアバランシェブレ
ークダウン開始用の半導体領域10の周縁部にガードリン
グ領域11を備えたことを特徴としている。このガードリ
ング領域11は半導体領域10と同一の導電型であり、アバ
ランシェブレークダウン開始電圧の精度を高める作用を
行う。
また、以上の実施例に比較的似たものとして第４図に
示すような参考例が考えられる。これはアバランシェブ
レークダウン開始用の半導体領域10はＰ導電型の半導体
領域２においてＮ導電型の半導体領域４間に形成され
る。半導体領域10におけるアバランシェブレークダウン
開始電流はＰ導電型の半導体領域２を図面左右方向に拡
がり、その夫々の短絡部2aを通って電極５へ流れる。
示すような参考例が考えられる。これはアバランシェブ
レークダウン開始用の半導体領域10はＰ導電型の半導体
領域２においてＮ導電型の半導体領域４間に形成され
る。半導体領域10におけるアバランシェブレークダウン
開始電流はＰ導電型の半導体領域２を図面左右方向に拡
がり、その夫々の短絡部2aを通って電極５へ流れる。
なお、以上の実施例において保持電極を大きくしたい
場合には半導体領域２の短絡部２′に金又は白金のよう
なライフタイムキラーを拡散しても可能である。
場合には半導体領域２の短絡部２′に金又は白金のよう
なライフタイムキラーを拡散しても可能である。
以上述べたように本発明によれば、保持電流の大きさ
など諸特性に大きさ影響を与える半導体領域２とは別に
アバランシェブレークダウン電圧の大きさを決める半導
体領域10を備えたので、従来の半導体デバイスの構造で
は相反するアバランシェブレークダウン電圧の低域と保
持電流の増大化を同時に行えるばかりでなく、各半導体
領域のディメンションの設定が容易になり、歩留が向上
する。また、アバランシェブレークダウンが浅い半導体
領域10で生じてこの電流で半導体デバイスがターンオン
するので、ターンオン時の電流の拡がりが速くなり、di
/dt耐量が大きくなるという効果もある。
など諸特性に大きさ影響を与える半導体領域２とは別に
アバランシェブレークダウン電圧の大きさを決める半導
体領域10を備えたので、従来の半導体デバイスの構造で
は相反するアバランシェブレークダウン電圧の低域と保
持電流の増大化を同時に行えるばかりでなく、各半導体
領域のディメンションの設定が容易になり、歩留が向上
する。また、アバランシェブレークダウンが浅い半導体
領域10で生じてこの電流で半導体デバイスがターンオン
するので、ターンオン時の電流の拡がりが速くなり、di
/dt耐量が大きくなるという効果もある。
第１図乃至第３図は本発明に係る負性抵抗形半導体素子
の異なる三つの実施例を示し、第４図は参考例を示す
図、第５図は本発明に係る負性抵抗形半導体素子の特性
を示す図、第６図は第７図に示す従来の負性抵抗形半導
体素子の特性を示す図、第７図は従来の負性抵抗形半導
体素子を示す図である。 １……Ｎ導電型の半導体基板 2,3……Ｐ導電型の半導体領域 2a……半導体領域２の短絡部 ４……Ｎ導電型の半導体領域 5,6……電極 7,8……絶縁膜 10……アバランシェブレークダウン開始用の半導体領域
の異なる三つの実施例を示し、第４図は参考例を示す
図、第５図は本発明に係る負性抵抗形半導体素子の特性
を示す図、第６図は第７図に示す従来の負性抵抗形半導
体素子の特性を示す図、第７図は従来の負性抵抗形半導
体素子を示す図である。 １……Ｎ導電型の半導体基板 2,3……Ｐ導電型の半導体領域 2a……半導体領域２の短絡部 ４……Ｎ導電型の半導体領域 5,6……電極 7,8……絶縁膜 10……アバランシェブレークダウン開始用の半導体領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/87 H01L 29/74 H01L 29/747
Claims (3)
- 【請求項１】第１の半導体領域を形成する第１の導電型
の半導体基板、該半導体基板の一方の主面側に形成され
た第１の導電型と反対導電型の第２の導電型の第２の半
導体領域、該第２の半導体領域に囲繞されるよう形成さ
れた第１の導電型の第３の半導体領域、及び前記半導体
基板の他方の主面側に形成された第２の導電型の第４の
半導体領域を少なくとも備え、前記第１の半導体領域と
第２の半導体領域とにより形成された主PN接合のアバラ
ンシェブレークダウン後のアバランシェ電流により、前
記第２の半導体領域と第３の半導体領域へキャリアを注
入させる半導体装置において、 アバランシェブレークダウンの開始電圧を決定するPN接
合を前記第１の半導体領域との間に形成するブレークダ
ウン開始領域は、前記第２の半導体領域の周囲に形成さ
れ、かつアバランシェブレークダウンの開始電圧を決定
する前記PN接合は前記主PN接合よりも浅い位置にあるこ
とを特徴とする負性抵抗形半導体素子。 - 【請求項２】請求項１において、前記ブレークダウン開
始領域の外周にガードリング半導体領域を備えたことを
特徴とする負性抵抗形半導体素子。 - 【請求項３】請求項１において、前記ブレークダウン開
始領域に金又は白金などのライフタイムキラーが拡散さ
れていることを特徴とする負性抵抗形半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012896A JP3007647B2 (ja) | 1990-01-23 | 1990-01-23 | 負性抵抗形半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012896A JP3007647B2 (ja) | 1990-01-23 | 1990-01-23 | 負性抵抗形半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03217058A JPH03217058A (ja) | 1991-09-24 |
| JP3007647B2 true JP3007647B2 (ja) | 2000-02-07 |
Family
ID=11818156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012896A Expired - Fee Related JP3007647B2 (ja) | 1990-01-23 | 1990-01-23 | 負性抵抗形半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3007647B2 (ja) |
-
1990
- 1990-01-23 JP JP2012896A patent/JP3007647B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03217058A (ja) | 1991-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4009483A (en) | Implementation of surface sensitive semiconductor devices | |
| US5212618A (en) | Electrostatic discharge clamp using vertical NPN transistor | |
| CA1170784A (en) | Protective semiconductor device utilizing back-to- back zener diodes | |
| EP0060635B1 (en) | A semiconductor integrated circuit device including a protection element | |
| US4476476A (en) | CMOS Input and output protection circuit | |
| CA1218759A (en) | Semiconductor overvoltage suppressor with exactly adjustable triggering voltage | |
| JP2862027B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| US6353237B1 (en) | ESD protection circuit triggered by diode | |
| US5181083A (en) | Pin diode with a low peak-on effect | |
| US3078196A (en) | Semiconductive switch | |
| CA1189633A (en) | Controlled breakover bidirectional semiconductor switch | |
| JPH0485963A (ja) | 半導体保護素子 | |
| US6680493B1 (en) | ESD protective transistor | |
| JPS55125663A (en) | Semiconductor integrated circuit | |
| JPS5921170B2 (ja) | Ｍｏｓ型半導体装置 | |
| JP3007647B2 (ja) | 負性抵抗形半導体素子 | |
| GB2208257A (en) | Overvoltage protector | |
| US6144066A (en) | Protection of the logic well of a component including an integrated MOS power transistor | |
| JPH0195568A (ja) | 半導体装置 | |
| JP2784458B2 (ja) | サージ防護素子 | |
| JP2802970B2 (ja) | プレ−ナ型二端子双方向性サイリスタ | |
| JP3216315B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| KR100559938B1 (ko) | 순간 전압 억제 다이오드 | |
| JP3271381B2 (ja) | 半導体装置 | |
| JPH09502573A (ja) | 温度補償された電圧制限部を形成するためのラテラルな半導体構造 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081126 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091126 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |