JPH0485963A - 半導体保護素子 - Google Patents
半導体保護素子Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/0626—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a localised breakdown region, e.g. built-in avalanching region
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は半導体保護素子に関し、特に、有線通信機器等
を、通信ケーブルを経由して侵入してくる異常電圧から
守る等の用途に使用される半導体保護素子に間する。
を、通信ケーブルを経由して侵入してくる異常電圧から
守る等の用途に使用される半導体保護素子に間する。
[従来の技術]
この種用途に用いられる従来の半導体保護素子の平面図
を第3図(a>に、そのx−x’線、Y−Y′線断面図
を、それぞれ第3図(b)、第3図(c)に示す、第3
図に示されるように、従来の半導体保護素子は、必要な
実効厚さを持つn型半導体領域1と、n〜型半導体領域
1の両表面のうち一方の側の全面とpn接合を形成する
p+型半導体領域2と、n−型半導体領域1の両表面の
うちp11型半導領域2とpn接合を形成している側と
は反対側において選択的にpn接合を形成しているn型
半導体領域3と、n型半導体領域3内にあって選択的に
pn接合を形成するn2型半導体領域4と、n−半導体
領域1とn型半導体領域3により形成されるpn接合の
デバイス表面部分の全領域にわたってn型不純物を適当
な濃度に押し込んで形成したn型不純物拡散領域5と、
p“型半導体領域2とオーミックに接触する第1電極6
と、n型半導体領域3とn+半導体領域4の両頭域とオ
ーミック接触を持つように設けられた第2電極7と、デ
バイスの表面を保護するために設けられた絶縁M8と、
から構成されていた。
を第3図(a>に、そのx−x’線、Y−Y′線断面図
を、それぞれ第3図(b)、第3図(c)に示す、第3
図に示されるように、従来の半導体保護素子は、必要な
実効厚さを持つn型半導体領域1と、n〜型半導体領域
1の両表面のうち一方の側の全面とpn接合を形成する
p+型半導体領域2と、n−型半導体領域1の両表面の
うちp11型半導領域2とpn接合を形成している側と
は反対側において選択的にpn接合を形成しているn型
半導体領域3と、n型半導体領域3内にあって選択的に
pn接合を形成するn2型半導体領域4と、n−半導体
領域1とn型半導体領域3により形成されるpn接合の
デバイス表面部分の全領域にわたってn型不純物を適当
な濃度に押し込んで形成したn型不純物拡散領域5と、
p“型半導体領域2とオーミックに接触する第1電極6
と、n型半導体領域3とn+半導体領域4の両頭域とオ
ーミック接触を持つように設けられた第2電極7と、デ
バイスの表面を保護するために設けられた絶縁M8と、
から構成されていた。
この保護素子の両電極間に、第1電極6側が正となる異
常電圧が印加されると、n−型半導体領域1とn型半導
体領域3とにより形成されているpn接合のうち、適当
な濃度のn型不純物が押し込まれたn型不純物拡散領域
5の部分が最も耐圧が低くなっているため、印加された
電圧がある値以上になると該拡散領域5でなだれ現象が
起こり第1電8ii6からp“型半導体領域2.n−型
半導体領域1、n型半導体領域3を通って第2電極6へ
抜ける電流が流れはじめ、この電流をきっかけとして半
導体保護素子がオン状態にはいる。
常電圧が印加されると、n−型半導体領域1とn型半導
体領域3とにより形成されているpn接合のうち、適当
な濃度のn型不純物が押し込まれたn型不純物拡散領域
5の部分が最も耐圧が低くなっているため、印加された
電圧がある値以上になると該拡散領域5でなだれ現象が
起こり第1電8ii6からp“型半導体領域2.n−型
半導体領域1、n型半導体領域3を通って第2電極6へ
抜ける電流が流れはじめ、この電流をきっかけとして半
導体保護素子がオン状態にはいる。
この時の一般的な電圧−電流特性を第4図に示す、同図
において、ブレークダウン電圧VBRは、接合がブレー
クダウンして電流が流れ始める電圧であり、ブレークオ
ーバ電流IBOは、保護素子がオフ状態からオン状態に
移る直前に流れる最大の電流、保持電流I)1は、保護
素子がオン状態を保持するのに必要な最小の電流である
。
において、ブレークダウン電圧VBRは、接合がブレー
クダウンして電流が流れ始める電圧であり、ブレークオ
ーバ電流IBOは、保護素子がオフ状態からオン状態に
移る直前に流れる最大の電流、保持電流I)1は、保護
素子がオン状態を保持するのに必要な最小の電流である
。
第5図はこの半導体保護素子の等価回路図である。同図
において、9は、p+型半導体領域2、n−半導体領域
1およびn型半導体領域3によって構成されるpnp)
ランジスタ、10は、n型半導体領域1、n型半導体領
域3およびn+型半導体領域4によって構成されるnp
n)ランジスタ、11は半導体領域1〜3間で形成され
るpn接合の、n型不純物拡散領域5の部分で形成され
るツェナーダイオード、12は、第1電極6で構成され
るアノード端子、13は、第2電極7で構成されるカソ
ード端子、Rは、半導体領域3内に寄生する抵抗である
。
において、9は、p+型半導体領域2、n−半導体領域
1およびn型半導体領域3によって構成されるpnp)
ランジスタ、10は、n型半導体領域1、n型半導体領
域3およびn+型半導体領域4によって構成されるnp
n)ランジスタ、11は半導体領域1〜3間で形成され
るpn接合の、n型不純物拡散領域5の部分で形成され
るツェナーダイオード、12は、第1電極6で構成され
るアノード端子、13は、第2電極7で構成されるカソ
ード端子、Rは、半導体領域3内に寄生する抵抗である
。
[発明が解決しようとする課題〕
保持電流Inは半導体保護素子の重要な特性値の一つで
あって、一般にこの値が高い方が望ましいとされる0例
えば、交換機用の半導体保護素子において通話中に通信
線に雷サージが侵入した場合、半導体保護素子はオン状
態になり異常電流をグランドに流すが、同時に通話電流
も半導体保護素子を介してグランドに流れることとなる
。このため、雷サージによる異常電流がすべてグランド
に流れ終えた後も半導体保護素子に通話電流が流れ続け
ようとし、この場合に、半導体保護素子の保持電流IN
がこの通話電流以下であるものとすると、半導体保護素
子はこの通話電流によりオフ状態に復帰できなくなるか
らである。
あって、一般にこの値が高い方が望ましいとされる0例
えば、交換機用の半導体保護素子において通話中に通信
線に雷サージが侵入した場合、半導体保護素子はオン状
態になり異常電流をグランドに流すが、同時に通話電流
も半導体保護素子を介してグランドに流れることとなる
。このため、雷サージによる異常電流がすべてグランド
に流れ終えた後も半導体保護素子に通話電流が流れ続け
ようとし、この場合に、半導体保護素子の保持電流IN
がこの通話電流以下であるものとすると、半導体保護素
子はこの通話電流によりオフ状態に復帰できなくなるか
らである。
一方、もう一つの重要な特性値であるブレークオーバ電
流IBOは、半導体保護素子のオンしやすさを示す値で
あるので、小さい方が望ましいとされる。従って、半導
体保護素子ではブレークオーバ電流IBOはなるべく小
さく、かつ、保持電流工Hはなるべく大きくしたいでの
あるが、このためには、第6図に示される等価回路のよ
うに、npnトランジスタ10のベース電流を分流する
抵抗を、このトランジスタがオン状態にはいる時の抵抗
Ronとオフ状態に戻る時の抵抗Roffとで異なるも
のとして形成し、抵抗Ronは電流がnpn)ランジス
タ10のベースに流れやすいようになるべく大きく、か
つ抵抗Roffはnpn)ランジスタ10のベースに電
流が流れ込みに<<シてオフしやすくするためになるべ
く小さく設定する必要がある。
流IBOは、半導体保護素子のオンしやすさを示す値で
あるので、小さい方が望ましいとされる。従って、半導
体保護素子ではブレークオーバ電流IBOはなるべく小
さく、かつ、保持電流工Hはなるべく大きくしたいでの
あるが、このためには、第6図に示される等価回路のよ
うに、npnトランジスタ10のベース電流を分流する
抵抗を、このトランジスタがオン状態にはいる時の抵抗
Ronとオフ状態に戻る時の抵抗Roffとで異なるも
のとして形成し、抵抗Ronは電流がnpn)ランジス
タ10のベースに流れやすいようになるべく大きく、か
つ抵抗Roffはnpn)ランジスタ10のベースに電
流が流れ込みに<<シてオフしやすくするためになるべ
く小さく設定する必要がある。
ところが我々の実験によれば、第3図のデバイス構造で
は、n−型半導体領域1とn型半導体領域3とで形成す
るpn接合において、半導体保護素子がブレークダウン
して流れるブレークオーバ電流IBo成分も、またオン
状態で電圧が減少していった時に最後まで流れる保持電
流■。成分も、第3図の平面図上で曲率を有する部分を
流れており、このときpnp3層に流れる電流は、第3
図において電流経路Cで示されているように、第1電極
6からp+型半導体領域2、n−型半導体領域1を通り
、n−型半導体領域1とP型半導体領域3が形成するp
n接合の平面図上で曲率を有する部分からn型半導体領
域3に流れ込み、n+型半導体領域4下のn型半導体領
域3を横方向に進み第2電極7に抜ける。
は、n−型半導体領域1とn型半導体領域3とで形成す
るpn接合において、半導体保護素子がブレークダウン
して流れるブレークオーバ電流IBo成分も、またオン
状態で電圧が減少していった時に最後まで流れる保持電
流■。成分も、第3図の平面図上で曲率を有する部分を
流れており、このときpnp3層に流れる電流は、第3
図において電流経路Cで示されているように、第1電極
6からp+型半導体領域2、n−型半導体領域1を通り
、n−型半導体領域1とP型半導体領域3が形成するp
n接合の平面図上で曲率を有する部分からn型半導体領
域3に流れ込み、n+型半導体領域4下のn型半導体領
域3を横方向に進み第2電極7に抜ける。
このため、第3図における従来のデバイス構造において
は、第6図の抵抗Ronと抵抗Roffはどちらもn−
型半導体領域1とn型半導体領域3が形成するpn接合
の平面図上で曲率を有する部分からn型半導体領域3と
第2を極7がオーミック接触している領域までのn型半
導体領域3における横方向の抵抗成分となってしまう。
は、第6図の抵抗Ronと抵抗Roffはどちらもn−
型半導体領域1とn型半導体領域3が形成するpn接合
の平面図上で曲率を有する部分からn型半導体領域3と
第2を極7がオーミック接触している領域までのn型半
導体領域3における横方向の抵抗成分となってしまう。
よって、従来例では抵抗RonとRoffとは別個には
形成されないので、その等価回路は第5図に示されるよ
うに一種類の抵抗のみを備えた(のとなるが、この等価
回路の半導体保護素子では、ブレークオーバ電流IBO
を小さく抑えなおかつ保持電流I)1を高く確保するこ
とはできない。
形成されないので、その等価回路は第5図に示されるよ
うに一種類の抵抗のみを備えた(のとなるが、この等価
回路の半導体保護素子では、ブレークオーバ電流IBO
を小さく抑えなおかつ保持電流I)1を高く確保するこ
とはできない。
[課題を解決するための手段]
本発明による半導体保護素子は、p” n−pn1構造
を有し、n−p接合の表面部分において選択的にn型不
純物拡散領域が形成されたものであって、このn型不純
物拡散領域はn−型半導体領域とp型半導体領域とによ
り形成されるpn接合に逆電圧を印加したとき電界集中
が発生しない平面形状が直線の部分に形成され、そして
、p型半導体領域とn+型半導体領域とがオーミック接
触している電極は、n型不純物拡散領域からは遠い位置
で、かつn−型半導体領域とp型半導体領域が形成する
pn接合に逆電圧を印加したときに電界集中が起きやす
い部分、すなわちpn接合が平面的にみて曲線をなして
いる部分からは近い位置でp型半導体領域と接触してい
る。
を有し、n−p接合の表面部分において選択的にn型不
純物拡散領域が形成されたものであって、このn型不純
物拡散領域はn−型半導体領域とp型半導体領域とによ
り形成されるpn接合に逆電圧を印加したとき電界集中
が発生しない平面形状が直線の部分に形成され、そして
、p型半導体領域とn+型半導体領域とがオーミック接
触している電極は、n型不純物拡散領域からは遠い位置
で、かつn−型半導体領域とp型半導体領域が形成する
pn接合に逆電圧を印加したときに電界集中が起きやす
い部分、すなわちpn接合が平面的にみて曲線をなして
いる部分からは近い位置でp型半導体領域と接触してい
る。
[実施例]
次に、本発明の実施例について図面を参照して説明する
。
。
第1図(a)は、本発明の一実施例を示す平面図であり
、第1図(b)、(c)は、それぞれ、第1図<a)の
x−x’線、Y−Y’線断面図である。
、第1図(b)、(c)は、それぞれ、第1図<a)の
x−x’線、Y−Y’線断面図である。
本実施例の半導体保護素子は、第1図に示すように、必
要な耐圧を有するに十分な実効厚さを持つn−型半導体
領域1、p+型半導体領域2、n型半導体領域3、n+
型半導体領域4からなるpnpn4層構造を基本とする
ものであるが、n型半導体領域1とP型半導体領域3と
の間にはこれらの領域が形成するpn接合の逆耐圧を制
御するなめに、この接合の表面部分にn型の不純物を押
し込んで形成したn型不純物拡散領域5が設けられてい
る。この拡散領域5は従来例のように接合の表面部分の
全領域には形成されずに平面形状が曲率を有しない直線
部分にのみ選択的に形成されている。
要な耐圧を有するに十分な実効厚さを持つn−型半導体
領域1、p+型半導体領域2、n型半導体領域3、n+
型半導体領域4からなるpnpn4層構造を基本とする
ものであるが、n型半導体領域1とP型半導体領域3と
の間にはこれらの領域が形成するpn接合の逆耐圧を制
御するなめに、この接合の表面部分にn型の不純物を押
し込んで形成したn型不純物拡散領域5が設けられてい
る。この拡散領域5は従来例のように接合の表面部分の
全領域には形成されずに平面形状が曲率を有しない直線
部分にのみ選択的に形成されている。
デバイスの下面には、p+型半導体領域2と接触する第
1電極6が設けられ、また、デバイスの上面にはn型半
導体領域3およびn+型半導体領域4とオーミックに接
触する第2を極7と表面を保護するための絶縁M8とが
設けられている。そして第2を極7は、一方ではデバイ
スの中央部において、他方ではn−型半導体領域1とn
型半導体領域3が形成するpn接合の曲率を有する部分
の近傍でかつn型不純物拡散領域5がらは十分に離れた
位置において、n型半導体領域3と接触している。
1電極6が設けられ、また、デバイスの上面にはn型半
導体領域3およびn+型半導体領域4とオーミックに接
触する第2を極7と表面を保護するための絶縁M8とが
設けられている。そして第2を極7は、一方ではデバイ
スの中央部において、他方ではn−型半導体領域1とn
型半導体領域3が形成するpn接合の曲率を有する部分
の近傍でかつn型不純物拡散領域5がらは十分に離れた
位置において、n型半導体領域3と接触している。
この構造により、半導体保護素子がオン状態にはいると
きの電流は、第1図においてAで示されるように、n型
不純物拡散領域5からデバイス中央部のn型半導体領域
3と第2を極7がオーミック接触している領域まで流れ
るため距離が長く、したがって、オン時の抵抗Ranは
大きくなる。また、オフ状態に戻るときの電流は、同図
Bで示されるようにn−型半導体領域1とp型半導体領
域3が形成するpn接合の平面図上で曲率を持つ部分か
らこの近くに形成されたp型半導体領域3の第2のt極
7とのオーミック接触領域に流れるため距離は短く、そ
のため、オフ時の抵抗Roffは小さくなる。
きの電流は、第1図においてAで示されるように、n型
不純物拡散領域5からデバイス中央部のn型半導体領域
3と第2を極7がオーミック接触している領域まで流れ
るため距離が長く、したがって、オン時の抵抗Ranは
大きくなる。また、オフ状態に戻るときの電流は、同図
Bで示されるようにn−型半導体領域1とp型半導体領
域3が形成するpn接合の平面図上で曲率を持つ部分か
らこの近くに形成されたp型半導体領域3の第2のt極
7とのオーミック接触領域に流れるため距離は短く、そ
のため、オフ時の抵抗Roffは小さくなる。
したがって、この構造により、ブレークオーバ電流Ia
oが低くかつ保持電流INの大きい半導体保護素子が実
現できる。
oが低くかつ保持電流INの大きい半導体保護素子が実
現できる。
例えば、n−型半導体領域1をリンの不純物濃度4 X
10 ”cm−’程度、p型半導体領域3をボロンの
ドーズ量I X 1015ctn−”、押し込み時間1
0時間以上、n”型半導体領域4をリンの不純物濃度9
X 10 ”cts−’程度で形成した時、従来の構
造ではブレークオーバ電流raoが30mA程度、保持
電流INが25mA程度であったが、本実施例の構造を
用いれば、ブレークオーバ電流Iaoはそのままで、保
持電流IHを100mA以上に確保することができる。
10 ”cm−’程度、p型半導体領域3をボロンの
ドーズ量I X 1015ctn−”、押し込み時間1
0時間以上、n”型半導体領域4をリンの不純物濃度9
X 10 ”cts−’程度で形成した時、従来の構
造ではブレークオーバ電流raoが30mA程度、保持
電流INが25mA程度であったが、本実施例の構造を
用いれば、ブレークオーバ電流Iaoはそのままで、保
持電流IHを100mA以上に確保することができる。
第2図(a)は本発明の他の実施例を示す平面図であり
、第2図(b)、(c)は、それぞれ第2図(a)のx
−x’線、Y−Y’線断面図である。本実施例では、p
型半導体領域3がリング状の形状となされている。その
ため、n−型半導体領域1とp型半導体領域3とで形成
するpn接合のデバイス表面部分は内側と外側の2箇所
にできるが、このうちの内側の平面図上で曲率を有しな
い部分にこのpn接合の逆耐圧を制御するn型不純物拡
散領域5を形成する。また、p型半導体領域3とn+型
半導体領域4とにオーミックに接触する第2電極7のp
型半導体領域3と接触する領域を、n−型半導体領域1
とp型半導体領域3とで形成するpn接合のデバイス表
面部分の2箇所のうち外側に近い部分に、これもリング
状形状に形成する。
、第2図(b)、(c)は、それぞれ第2図(a)のx
−x’線、Y−Y’線断面図である。本実施例では、p
型半導体領域3がリング状の形状となされている。その
ため、n−型半導体領域1とp型半導体領域3とで形成
するpn接合のデバイス表面部分は内側と外側の2箇所
にできるが、このうちの内側の平面図上で曲率を有しな
い部分にこのpn接合の逆耐圧を制御するn型不純物拡
散領域5を形成する。また、p型半導体領域3とn+型
半導体領域4とにオーミックに接触する第2電極7のp
型半導体領域3と接触する領域を、n−型半導体領域1
とp型半導体領域3とで形成するpn接合のデバイス表
面部分の2箇所のうち外側に近い部分に、これもリング
状形状に形成する。
この構造により、半導体保護素子がオン状態にはいる時
の電流は、第2図においてAで示されるように、デバイ
ス中央部のn型不純物拡散領域5からデバイス外周部に
形成されたp型半導体領域3と第2電極7がオーミック
接触している領域に至るまでの長い距離を流れるためオ
ン時の抵抗Ronは大きな値となる。
の電流は、第2図においてAで示されるように、デバイ
ス中央部のn型不純物拡散領域5からデバイス外周部に
形成されたp型半導体領域3と第2電極7がオーミック
接触している領域に至るまでの長い距離を流れるためオ
ン時の抵抗Ronは大きな値となる。
また、オフ状態に戻る時は、同図のBで示されるように
、n−型半導体領域1とp型半導体領域3が形成するp
n接合のデバイス表面部分の外周側の平面形状が曲率を
有する部分からこの近くに形成されたp型半導体領域3
と第2電極7がオーミック接触している領域に電流が流
れるため距離は短くしたがって、オフ時の抵抗Roff
は小さな値となる。
、n−型半導体領域1とp型半導体領域3が形成するp
n接合のデバイス表面部分の外周側の平面形状が曲率を
有する部分からこの近くに形成されたp型半導体領域3
と第2電極7がオーミック接触している領域に電流が流
れるため距離は短くしたがって、オフ時の抵抗Roff
は小さな値となる。
したがって、この構造により、先の実施例と同様に、ブ
レークオーバ電流raoが小さくかつ保持電流Inの大
きい半導体保護素子が実現できる。
レークオーバ電流raoが小さくかつ保持電流Inの大
きい半導体保護素子が実現できる。
[発明の効果]
以上説明したように、本発明は、p型半導体領域が第2
電極〈カソード電極)と接触する部分をブレークダウン
が開始するn型不純物拡散領域からは離隔し、かつ、オ
フ時の電流が流れるpn接合の平面形状が曲線である部
分からは近い場所に位置せしめ、オン時の電流経路を長
くかつ、オフ時の電流経路を短くしたものであるので、
本発明によれば、npn)ランジスタのベース−エミッ
タ間に並列に挿入される抵抗をオン時には大きくかつオ
フ時には小さくすることが可能となる。したがって、本
発明によれば、ブレークオーバ電流Iaoが低くかつ保
持電流IHが大きな半導体保護素子を提供することが可
能となる。
電極〈カソード電極)と接触する部分をブレークダウン
が開始するn型不純物拡散領域からは離隔し、かつ、オ
フ時の電流が流れるpn接合の平面形状が曲線である部
分からは近い場所に位置せしめ、オン時の電流経路を長
くかつ、オフ時の電流経路を短くしたものであるので、
本発明によれば、npn)ランジスタのベース−エミッ
タ間に並列に挿入される抵抗をオン時には大きくかつオ
フ時には小さくすることが可能となる。したがって、本
発明によれば、ブレークオーバ電流Iaoが低くかつ保
持電流IHが大きな半導体保護素子を提供することが可
能となる。
第1図(a>は、本発明の一実施例を示す平面図、第1
図(b)、(c)は、それぞれそのXX′線、Y−Y’
線断面図、第2図(a)は、本発明の他の実施例を示す
平面図、第2図(b)、(c)は、それぞれそのx−x
′線、Y−Y’線断面図、第3図(a)は、従来例の平
面図、第3図(b)、(c)は、それぞれそのx−x’
線、Y−Y′線断面図、第4図は、半導体保護素子の一
射的電圧一電流特性図、第5図は、従来例の等価回路図
、第6図は、望ましい特性を有する半導体保護素子の等
価回路図である。 1・・・n−型半導体領域、 2・・・p+型半導体領
域、 3・・・p型半導体領域、 4・・・n+型半導
体領域、 5・・・n型不純物拡散領域、 6・・・第
1に極、 7・・・第2を極、 8・・・絶縁層、 9
・・・pnpトランジスタ、 10・・・npn)ラ
ンジスタ、11・・・ツェナーダイオード、 12・・
・アノード端子、 13・・・カンード端子、 R・
・・オン時およびオフ時抵抗、 Ron・・・オフ時抵
抗、 Roff・・・オフ時抵抗。
図(b)、(c)は、それぞれそのXX′線、Y−Y’
線断面図、第2図(a)は、本発明の他の実施例を示す
平面図、第2図(b)、(c)は、それぞれそのx−x
′線、Y−Y’線断面図、第3図(a)は、従来例の平
面図、第3図(b)、(c)は、それぞれそのx−x’
線、Y−Y′線断面図、第4図は、半導体保護素子の一
射的電圧一電流特性図、第5図は、従来例の等価回路図
、第6図は、望ましい特性を有する半導体保護素子の等
価回路図である。 1・・・n−型半導体領域、 2・・・p+型半導体領
域、 3・・・p型半導体領域、 4・・・n+型半導
体領域、 5・・・n型不純物拡散領域、 6・・・第
1に極、 7・・・第2を極、 8・・・絶縁層、 9
・・・pnpトランジスタ、 10・・・npn)ラ
ンジスタ、11・・・ツェナーダイオード、 12・・
・アノード端子、 13・・・カンード端子、 R・
・・オン時およびオフ時抵抗、 Ron・・・オフ時抵
抗、 Roff・・・オフ時抵抗。
Claims (3)
- (1)第1導電型の第1の半導体領域と、前記第1の半
導体領域の第1主面上に設けられた第2導電型の第2の
半導体領域と、前記第1の半導体領域の第2の主面の表
面領域内に選択的に設けられた第2導電型の第3の半導
体領域と、前記第3の半導体領域の表面領域内に選択的
に設けられた第1導電型の第4の半導体領域と、前記第
2の半導体領域にオーミックに接触している第1の電極
と、前記第3の半導体領域および前記第4の半導体領域
にオーミックに接触している第2の電極と、を具備する
半導体保護素子において、前記第3の半導体領域におけ
るオフ時の電流経路が同領域におけるオン時の電流経路
より短いことを特徴とする半導体保護素子。 - (2)前記第1の半導体領域と前記第3の半導体領域と
で形成するpn接合は、前記第2主面での平面形状が直
線的に形成されている部分において他の部分よりブレー
クダウン電圧が低くなされている部分を有している請求
項1記載の半導体保護素子。 - (3)前記第1の半導体領域と前記第3の半導体領域と
で形成されたpn接合の、前記第2の主面での平面形状
が曲線をなしている部分の近くにおいて、前記第2の電
極が前記第3の半導体領域と接触している請求項1また
は2記載の半導体保護素子。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2201753A JPH0485963A (ja) | 1990-07-30 | 1990-07-30 | 半導体保護素子 |
US07/737,397 US5274253A (en) | 1990-07-30 | 1991-07-29 | Semiconductor protection device against abnormal voltage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2201753A JPH0485963A (ja) | 1990-07-30 | 1990-07-30 | 半導体保護素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0485963A true JPH0485963A (ja) | 1992-03-18 |
Family
ID=16446368
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2201753A Pending JPH0485963A (ja) | 1990-07-30 | 1990-07-30 | 半導体保護素子 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5274253A (ja) |
JP (1) | JPH0485963A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005209843A (ja) * | 2004-01-22 | 2005-08-04 | Fuji Electric Holdings Co Ltd | 半導体装置 |
JP2010147083A (ja) * | 2008-12-16 | 2010-07-01 | Kansai Electric Power Co Inc:The | ゲートターンオフサイリスタ装置およびバイポーラトランジスタ装置 |
JP2011249601A (ja) * | 2010-05-27 | 2011-12-08 | Shindengen Electric Mfg Co Ltd | 短絡型サイリスタ |
US10561269B2 (en) | 2013-06-26 | 2020-02-18 | Societe Des Produits Nestle S.A. | Volumetric heating device for beverage or food preparation machine |
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---|---|---|---|---|
JPH0793424B2 (ja) * | 1992-03-27 | 1995-10-09 | 工業技術院長 | サージ防護デバイス |
DE10344592B4 (de) * | 2003-09-25 | 2006-01-12 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH | Verfahren zum Einstellen der Durchbruchspannung eines Thyristors mit einer Durchbruchsstruktur |
US7479444B2 (en) * | 2006-06-01 | 2009-01-20 | Micrel, Inc. | Method for forming Schottky diodes and ohmic contacts in the same integrated circuit |
US9172239B2 (en) | 2013-03-15 | 2015-10-27 | Fairchild Semiconductor Corporation | Methods and apparatus related to a precision input power protection device |
US9735147B2 (en) | 2014-09-15 | 2017-08-15 | Fairchild Semiconductor Corporation | Fast and stable ultra low drop-out (LDO) voltage clamp device |
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GB1365392A (en) * | 1971-02-23 | 1974-09-04 | Microsystems Int Ltd | Semiconductor switching device |
US5111268A (en) * | 1981-12-16 | 1992-05-05 | General Electric Company | Semiconductor device with improved turn-off capability |
IT1212767B (it) * | 1983-07-29 | 1989-11-30 | Ates Componenti Elettron | Soppressore di sovratensioni a semiconduttore con tensione d'innesco predeterminabile con precisione. |
GB8713440D0 (en) * | 1987-06-09 | 1987-07-15 | Texas Instruments Ltd | Semiconductor device |
JPH0666462B2 (ja) * | 1987-12-21 | 1994-08-24 | 日本電気株式会社 | 半導体保護素子 |
US4967256A (en) * | 1988-07-08 | 1990-10-30 | Texas Instruments Incorporated | Overvoltage protector |
-
1990
- 1990-07-30 JP JP2201753A patent/JPH0485963A/ja active Pending
-
1991
- 1991-07-29 US US07/737,397 patent/US5274253A/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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JP4696451B2 (ja) * | 2004-01-22 | 2011-06-08 | 富士電機システムズ株式会社 | 半導体装置 |
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US10561269B2 (en) | 2013-06-26 | 2020-02-18 | Societe Des Produits Nestle S.A. | Volumetric heating device for beverage or food preparation machine |
Also Published As
Publication number | Publication date |
---|---|
US5274253A (en) | 1993-12-28 |
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