JPH0485963A - 半導体保護素子 - Google Patents
半導体保護素子Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/0626—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a localised breakdown region, e.g. built-in avalanching region
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
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- H01L29/861—Diodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体保護素子に関し、特に、有線通信機器等
を、通信ケーブルを経由して侵入してくる異常電圧から
守る等の用途に使用される半導体保護素子に間する。
を、通信ケーブルを経由して侵入してくる異常電圧から
守る等の用途に使用される半導体保護素子に間する。
［従来の技術］
この種用途に用いられる従来の半導体保護素子の平面図
を第３図（ａ＞に、そのｘ−ｘ’線、Ｙ−Ｙ′線断面図
を、それぞれ第３図（ｂ）、第３図（ｃ）に示す、第３
図に示されるように、従来の半導体保護素子は、必要な
実効厚さを持つｎ型半導体領域１と、ｎ〜型半導体領域
１の両表面のうち一方の側の全面とｐｎ接合を形成する
ｐ＋型半導体領域２と、ｎ−型半導体領域１の両表面の
うちｐ１１型半導領域２とｐｎ接合を形成している側と
は反対側において選択的にｐｎ接合を形成しているｎ型
半導体領域３と、ｎ型半導体領域３内にあって選択的に
ｐｎ接合を形成するｎ２型半導体領域４と、ｎ−半導体
領域１とｎ型半導体領域３により形成されるｐｎ接合の
デバイス表面部分の全領域にわたってｎ型不純物を適当
な濃度に押し込んで形成したｎ型不純物拡散領域５と、
ｐ“型半導体領域２とオーミックに接触する第１電極６
と、ｎ型半導体領域３とｎ＋半導体領域４の両頭域とオ
ーミック接触を持つように設けられた第２電極７と、デ
バイスの表面を保護するために設けられた絶縁Ｍ８と、
から構成されていた。
を第３図（ａ＞に、そのｘ−ｘ’線、Ｙ−Ｙ′線断面図
を、それぞれ第３図（ｂ）、第３図（ｃ）に示す、第３
図に示されるように、従来の半導体保護素子は、必要な
実効厚さを持つｎ型半導体領域１と、ｎ〜型半導体領域
１の両表面のうち一方の側の全面とｐｎ接合を形成する
ｐ＋型半導体領域２と、ｎ−型半導体領域１の両表面の
うちｐ１１型半導領域２とｐｎ接合を形成している側と
は反対側において選択的にｐｎ接合を形成しているｎ型
半導体領域３と、ｎ型半導体領域３内にあって選択的に
ｐｎ接合を形成するｎ２型半導体領域４と、ｎ−半導体
領域１とｎ型半導体領域３により形成されるｐｎ接合の
デバイス表面部分の全領域にわたってｎ型不純物を適当
な濃度に押し込んで形成したｎ型不純物拡散領域５と、
ｐ“型半導体領域２とオーミックに接触する第１電極６
と、ｎ型半導体領域３とｎ＋半導体領域４の両頭域とオ
ーミック接触を持つように設けられた第２電極７と、デ
バイスの表面を保護するために設けられた絶縁Ｍ８と、
から構成されていた。
この保護素子の両電極間に、第１電極６側が正となる異
常電圧が印加されると、ｎ−型半導体領域１とｎ型半導
体領域３とにより形成されているｐｎ接合のうち、適当
な濃度のｎ型不純物が押し込まれたｎ型不純物拡散領域
５の部分が最も耐圧が低くなっているため、印加された
電圧がある値以上になると該拡散領域５でなだれ現象が
起こり第１電８ｉｉ６からｐ“型半導体領域２．ｎ−型
半導体領域１、ｎ型半導体領域３を通って第２電極６へ
抜ける電流が流れはじめ、この電流をきっかけとして半
導体保護素子がオン状態にはいる。
常電圧が印加されると、ｎ−型半導体領域１とｎ型半導
体領域３とにより形成されているｐｎ接合のうち、適当
な濃度のｎ型不純物が押し込まれたｎ型不純物拡散領域
５の部分が最も耐圧が低くなっているため、印加された
電圧がある値以上になると該拡散領域５でなだれ現象が
起こり第１電８ｉｉ６からｐ“型半導体領域２．ｎ−型
半導体領域１、ｎ型半導体領域３を通って第２電極６へ
抜ける電流が流れはじめ、この電流をきっかけとして半
導体保護素子がオン状態にはいる。
この時の一般的な電圧−電流特性を第４図に示す、同図
において、ブレークダウン電圧ＶＢＲは、接合がブレー
クダウンして電流が流れ始める電圧であり、ブレークオ
ーバ電流ＩＢＯは、保護素子がオフ状態からオン状態に
移る直前に流れる最大の電流、保持電流Ｉ）１は、保護
素子がオン状態を保持するのに必要な最小の電流である
。
において、ブレークダウン電圧ＶＢＲは、接合がブレー
クダウンして電流が流れ始める電圧であり、ブレークオ
ーバ電流ＩＢＯは、保護素子がオフ状態からオン状態に
移る直前に流れる最大の電流、保持電流Ｉ）１は、保護
素子がオン状態を保持するのに必要な最小の電流である
。
第５図はこの半導体保護素子の等価回路図である。同図
において、９は、ｐ＋型半導体領域２、ｎ−半導体領域
１およびｎ型半導体領域３によって構成されるｐｎｐ）
ランジスタ、１０は、ｎ型半導体領域１、ｎ型半導体領
域３およびｎ＋型半導体領域４によって構成されるｎｐ
ｎ）ランジスタ、１１は半導体領域１〜３間で形成され
るｐｎ接合の、ｎ型不純物拡散領域５の部分で形成され
るツェナーダイオード、１２は、第１電極６で構成され
るアノード端子、１３は、第２電極７で構成されるカソ
ード端子、Ｒは、半導体領域３内に寄生する抵抗である
。
において、９は、ｐ＋型半導体領域２、ｎ−半導体領域
１およびｎ型半導体領域３によって構成されるｐｎｐ）
ランジスタ、１０は、ｎ型半導体領域１、ｎ型半導体領
域３およびｎ＋型半導体領域４によって構成されるｎｐ
ｎ）ランジスタ、１１は半導体領域１〜３間で形成され
るｐｎ接合の、ｎ型不純物拡散領域５の部分で形成され
るツェナーダイオード、１２は、第１電極６で構成され
るアノード端子、１３は、第２電極７で構成されるカソ
ード端子、Ｒは、半導体領域３内に寄生する抵抗である
。
［発明が解決しようとする課題〕
保持電流Ｉｎは半導体保護素子の重要な特性値の一つで
あって、一般にこの値が高い方が望ましいとされる０例
えば、交換機用の半導体保護素子において通話中に通信
線に雷サージが侵入した場合、半導体保護素子はオン状
態になり異常電流をグランドに流すが、同時に通話電流
も半導体保護素子を介してグランドに流れることとなる
。このため、雷サージによる異常電流がすべてグランド
に流れ終えた後も半導体保護素子に通話電流が流れ続け
ようとし、この場合に、半導体保護素子の保持電流ＩＮ
がこの通話電流以下であるものとすると、半導体保護素
子はこの通話電流によりオフ状態に復帰できなくなるか
らである。
あって、一般にこの値が高い方が望ましいとされる０例
えば、交換機用の半導体保護素子において通話中に通信
線に雷サージが侵入した場合、半導体保護素子はオン状
態になり異常電流をグランドに流すが、同時に通話電流
も半導体保護素子を介してグランドに流れることとなる
。このため、雷サージによる異常電流がすべてグランド
に流れ終えた後も半導体保護素子に通話電流が流れ続け
ようとし、この場合に、半導体保護素子の保持電流ＩＮ
がこの通話電流以下であるものとすると、半導体保護素
子はこの通話電流によりオフ状態に復帰できなくなるか
らである。
一方、もう一つの重要な特性値であるブレークオーバ電
流ＩＢＯは、半導体保護素子のオンしやすさを示す値で
あるので、小さい方が望ましいとされる。従って、半導
体保護素子ではブレークオーバ電流ＩＢＯはなるべく小
さく、かつ、保持電流工Ｈはなるべく大きくしたいでの
あるが、このためには、第６図に示される等価回路のよ
うに、ｎｐｎトランジスタ１０のベース電流を分流する
抵抗を、このトランジスタがオン状態にはいる時の抵抗
Ｒｏｎとオフ状態に戻る時の抵抗Ｒｏｆｆとで異なるも
のとして形成し、抵抗Ｒｏｎは電流がｎｐｎ）ランジス
タ１０のベースに流れやすいようになるべく大きく、か
つ抵抗Ｒｏｆｆはｎｐｎ）ランジスタ１０のベースに電
流が流れ込みに＜＜シてオフしやすくするためになるべ
く小さく設定する必要がある。
流ＩＢＯは、半導体保護素子のオンしやすさを示す値で
あるので、小さい方が望ましいとされる。従って、半導
体保護素子ではブレークオーバ電流ＩＢＯはなるべく小
さく、かつ、保持電流工Ｈはなるべく大きくしたいでの
あるが、このためには、第６図に示される等価回路のよ
うに、ｎｐｎトランジスタ１０のベース電流を分流する
抵抗を、このトランジスタがオン状態にはいる時の抵抗
Ｒｏｎとオフ状態に戻る時の抵抗Ｒｏｆｆとで異なるも
のとして形成し、抵抗Ｒｏｎは電流がｎｐｎ）ランジス
タ１０のベースに流れやすいようになるべく大きく、か
つ抵抗Ｒｏｆｆはｎｐｎ）ランジスタ１０のベースに電
流が流れ込みに＜＜シてオフしやすくするためになるべ
く小さく設定する必要がある。
ところが我々の実験によれば、第３図のデバイス構造で
は、ｎ−型半導体領域１とｎ型半導体領域３とで形成す
るｐｎ接合において、半導体保護素子がブレークダウン
して流れるブレークオーバ電流ＩＢｏ成分も、またオン
状態で電圧が減少していった時に最後まで流れる保持電
流■。成分も、第３図の平面図上で曲率を有する部分を
流れており、このときｐｎｐ３層に流れる電流は、第３
図において電流経路Ｃで示されているように、第１電極
６からｐ＋型半導体領域２、ｎ−型半導体領域１を通り
、ｎ−型半導体領域１とＰ型半導体領域３が形成するｐ
ｎ接合の平面図上で曲率を有する部分からｎ型半導体領
域３に流れ込み、ｎ＋型半導体領域４下のｎ型半導体領
域３を横方向に進み第２電極７に抜ける。
は、ｎ−型半導体領域１とｎ型半導体領域３とで形成す
るｐｎ接合において、半導体保護素子がブレークダウン
して流れるブレークオーバ電流ＩＢｏ成分も、またオン
状態で電圧が減少していった時に最後まで流れる保持電
流■。成分も、第３図の平面図上で曲率を有する部分を
流れており、このときｐｎｐ３層に流れる電流は、第３
図において電流経路Ｃで示されているように、第１電極
６からｐ＋型半導体領域２、ｎ−型半導体領域１を通り
、ｎ−型半導体領域１とＰ型半導体領域３が形成するｐ
ｎ接合の平面図上で曲率を有する部分からｎ型半導体領
域３に流れ込み、ｎ＋型半導体領域４下のｎ型半導体領
域３を横方向に進み第２電極７に抜ける。
このため、第３図における従来のデバイス構造において
は、第６図の抵抗Ｒｏｎと抵抗Ｒｏｆｆはどちらもｎ−
型半導体領域１とｎ型半導体領域３が形成するｐｎ接合
の平面図上で曲率を有する部分からｎ型半導体領域３と
第２を極７がオーミック接触している領域までのｎ型半
導体領域３における横方向の抵抗成分となってしまう。
は、第６図の抵抗Ｒｏｎと抵抗Ｒｏｆｆはどちらもｎ−
型半導体領域１とｎ型半導体領域３が形成するｐｎ接合
の平面図上で曲率を有する部分からｎ型半導体領域３と
第２を極７がオーミック接触している領域までのｎ型半
導体領域３における横方向の抵抗成分となってしまう。
よって、従来例では抵抗ＲｏｎとＲｏｆｆとは別個には
形成されないので、その等価回路は第５図に示されるよ
うに一種類の抵抗のみを備えた（のとなるが、この等価
回路の半導体保護素子では、ブレークオーバ電流ＩＢＯ
を小さく抑えなおかつ保持電流Ｉ）１を高く確保するこ
とはできない。
形成されないので、その等価回路は第５図に示されるよ
うに一種類の抵抗のみを備えた（のとなるが、この等価
回路の半導体保護素子では、ブレークオーバ電流ＩＢＯ
を小さく抑えなおかつ保持電流Ｉ）１を高く確保するこ
とはできない。
［課題を解決するための手段］
本発明による半導体保護素子は、ｐ” ｎ−ｐｎ１構造
を有し、ｎ−ｐ接合の表面部分において選択的にｎ型不
純物拡散領域が形成されたものであって、このｎ型不純
物拡散領域はｎ−型半導体領域とｐ型半導体領域とによ
り形成されるｐｎ接合に逆電圧を印加したとき電界集中
が発生しない平面形状が直線の部分に形成され、そして
、ｐ型半導体領域とｎ＋型半導体領域とがオーミック接
触している電極は、ｎ型不純物拡散領域からは遠い位置
で、かつｎ−型半導体領域とｐ型半導体領域が形成する
ｐｎ接合に逆電圧を印加したときに電界集中が起きやす
い部分、すなわちｐｎ接合が平面的にみて曲線をなして
いる部分からは近い位置でｐ型半導体領域と接触してい
る。
を有し、ｎ−ｐ接合の表面部分において選択的にｎ型不
純物拡散領域が形成されたものであって、このｎ型不純
物拡散領域はｎ−型半導体領域とｐ型半導体領域とによ
り形成されるｐｎ接合に逆電圧を印加したとき電界集中
が発生しない平面形状が直線の部分に形成され、そして
、ｐ型半導体領域とｎ＋型半導体領域とがオーミック接
触している電極は、ｎ型不純物拡散領域からは遠い位置
で、かつｎ−型半導体領域とｐ型半導体領域が形成する
ｐｎ接合に逆電圧を印加したときに電界集中が起きやす
い部分、すなわちｐｎ接合が平面的にみて曲線をなして
いる部分からは近い位置でｐ型半導体領域と接触してい
る。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）は、本発明の一実施例を示す平面図であり
、第１図（ｂ）、（ｃ）は、それぞれ、第１図＜ａ）の
ｘ−ｘ’線、Ｙ−Ｙ’線断面図である。
、第１図（ｂ）、（ｃ）は、それぞれ、第１図＜ａ）の
ｘ−ｘ’線、Ｙ−Ｙ’線断面図である。
本実施例の半導体保護素子は、第１図に示すように、必
要な耐圧を有するに十分な実効厚さを持つｎ−型半導体
領域１、ｐ＋型半導体領域２、ｎ型半導体領域３、ｎ＋
型半導体領域４からなるｐｎｐｎ４層構造を基本とする
ものであるが、ｎ型半導体領域１とＰ型半導体領域３と
の間にはこれらの領域が形成するｐｎ接合の逆耐圧を制
御するなめに、この接合の表面部分にｎ型の不純物を押
し込んで形成したｎ型不純物拡散領域５が設けられてい
る。この拡散領域５は従来例のように接合の表面部分の
全領域には形成されずに平面形状が曲率を有しない直線
部分にのみ選択的に形成されている。
要な耐圧を有するに十分な実効厚さを持つｎ−型半導体
領域１、ｐ＋型半導体領域２、ｎ型半導体領域３、ｎ＋
型半導体領域４からなるｐｎｐｎ４層構造を基本とする
ものであるが、ｎ型半導体領域１とＰ型半導体領域３と
の間にはこれらの領域が形成するｐｎ接合の逆耐圧を制
御するなめに、この接合の表面部分にｎ型の不純物を押
し込んで形成したｎ型不純物拡散領域５が設けられてい
る。この拡散領域５は従来例のように接合の表面部分の
全領域には形成されずに平面形状が曲率を有しない直線
部分にのみ選択的に形成されている。
デバイスの下面には、ｐ＋型半導体領域２と接触する第
１電極６が設けられ、また、デバイスの上面にはｎ型半
導体領域３およびｎ＋型半導体領域４とオーミックに接
触する第２を極７と表面を保護するための絶縁Ｍ８とが
設けられている。そして第２を極７は、一方ではデバイ
スの中央部において、他方ではｎ−型半導体領域１とｎ
型半導体領域３が形成するｐｎ接合の曲率を有する部分
の近傍でかつｎ型不純物拡散領域５がらは十分に離れた
位置において、ｎ型半導体領域３と接触している。
１電極６が設けられ、また、デバイスの上面にはｎ型半
導体領域３およびｎ＋型半導体領域４とオーミックに接
触する第２を極７と表面を保護するための絶縁Ｍ８とが
設けられている。そして第２を極７は、一方ではデバイ
スの中央部において、他方ではｎ−型半導体領域１とｎ
型半導体領域３が形成するｐｎ接合の曲率を有する部分
の近傍でかつｎ型不純物拡散領域５がらは十分に離れた
位置において、ｎ型半導体領域３と接触している。
この構造により、半導体保護素子がオン状態にはいると
きの電流は、第１図においてＡで示されるように、ｎ型
不純物拡散領域５からデバイス中央部のｎ型半導体領域
３と第２を極７がオーミック接触している領域まで流れ
るため距離が長く、したがって、オン時の抵抗Ｒａｎは
大きくなる。また、オフ状態に戻るときの電流は、同図
Ｂで示されるようにｎ−型半導体領域１とｐ型半導体領
域３が形成するｐｎ接合の平面図上で曲率を持つ部分か
らこの近くに形成されたｐ型半導体領域３の第２のｔ極
７とのオーミック接触領域に流れるため距離は短く、そ
のため、オフ時の抵抗Ｒｏｆｆは小さくなる。
きの電流は、第１図においてＡで示されるように、ｎ型
不純物拡散領域５からデバイス中央部のｎ型半導体領域
３と第２を極７がオーミック接触している領域まで流れ
るため距離が長く、したがって、オン時の抵抗Ｒａｎは
大きくなる。また、オフ状態に戻るときの電流は、同図
Ｂで示されるようにｎ−型半導体領域１とｐ型半導体領
域３が形成するｐｎ接合の平面図上で曲率を持つ部分か
らこの近くに形成されたｐ型半導体領域３の第２のｔ極
７とのオーミック接触領域に流れるため距離は短く、そ
のため、オフ時の抵抗Ｒｏｆｆは小さくなる。
したがって、この構造により、ブレークオーバ電流Ｉａ
ｏが低くかつ保持電流ＩＮの大きい半導体保護素子が実
現できる。
ｏが低くかつ保持電流ＩＮの大きい半導体保護素子が実
現できる。
例えば、ｎ−型半導体領域１をリンの不純物濃度４ Ｘ
１０ ”ｃｍ−’程度、ｐ型半導体領域３をボロンの
ドーズ量Ｉ Ｘ １０１５ｃｔｎ−”、押し込み時間１
０時間以上、ｎ”型半導体領域４をリンの不純物濃度９
Ｘ １０ ”ｃｔｓ−’程度で形成した時、従来の構
造ではブレークオーバ電流ｒａｏが３０ｍＡ程度、保持
電流ＩＮが２５ｍＡ程度であったが、本実施例の構造を
用いれば、ブレークオーバ電流Ｉａｏはそのままで、保
持電流ＩＨを１００ｍＡ以上に確保することができる。
１０ ”ｃｍ−’程度、ｐ型半導体領域３をボロンの
ドーズ量Ｉ Ｘ １０１５ｃｔｎ−”、押し込み時間１
０時間以上、ｎ”型半導体領域４をリンの不純物濃度９
Ｘ １０ ”ｃｔｓ−’程度で形成した時、従来の構
造ではブレークオーバ電流ｒａｏが３０ｍＡ程度、保持
電流ＩＮが２５ｍＡ程度であったが、本実施例の構造を
用いれば、ブレークオーバ電流Ｉａｏはそのままで、保
持電流ＩＨを１００ｍＡ以上に確保することができる。
第２図（ａ）は本発明の他の実施例を示す平面図であり
、第２図（ｂ）、（ｃ）は、それぞれ第２図（ａ）のｘ
−ｘ’線、Ｙ−Ｙ’線断面図である。本実施例では、ｐ
型半導体領域３がリング状の形状となされている。その
ため、ｎ−型半導体領域１とｐ型半導体領域３とで形成
するｐｎ接合のデバイス表面部分は内側と外側の２箇所
にできるが、このうちの内側の平面図上で曲率を有しな
い部分にこのｐｎ接合の逆耐圧を制御するｎ型不純物拡
散領域５を形成する。また、ｐ型半導体領域３とｎ＋型
半導体領域４とにオーミックに接触する第２電極７のｐ
型半導体領域３と接触する領域を、ｎ−型半導体領域１
とｐ型半導体領域３とで形成するｐｎ接合のデバイス表
面部分の２箇所のうち外側に近い部分に、これもリング
状形状に形成する。
、第２図（ｂ）、（ｃ）は、それぞれ第２図（ａ）のｘ
−ｘ’線、Ｙ−Ｙ’線断面図である。本実施例では、ｐ
型半導体領域３がリング状の形状となされている。その
ため、ｎ−型半導体領域１とｐ型半導体領域３とで形成
するｐｎ接合のデバイス表面部分は内側と外側の２箇所
にできるが、このうちの内側の平面図上で曲率を有しな
い部分にこのｐｎ接合の逆耐圧を制御するｎ型不純物拡
散領域５を形成する。また、ｐ型半導体領域３とｎ＋型
半導体領域４とにオーミックに接触する第２電極７のｐ
型半導体領域３と接触する領域を、ｎ−型半導体領域１
とｐ型半導体領域３とで形成するｐｎ接合のデバイス表
面部分の２箇所のうち外側に近い部分に、これもリング
状形状に形成する。
この構造により、半導体保護素子がオン状態にはいる時
の電流は、第２図においてＡで示されるように、デバイ
ス中央部のｎ型不純物拡散領域５からデバイス外周部に
形成されたｐ型半導体領域３と第２電極７がオーミック
接触している領域に至るまでの長い距離を流れるためオ
ン時の抵抗Ｒｏｎは大きな値となる。
の電流は、第２図においてＡで示されるように、デバイ
ス中央部のｎ型不純物拡散領域５からデバイス外周部に
形成されたｐ型半導体領域３と第２電極７がオーミック
接触している領域に至るまでの長い距離を流れるためオ
ン時の抵抗Ｒｏｎは大きな値となる。
また、オフ状態に戻る時は、同図のＢで示されるように
、ｎ−型半導体領域１とｐ型半導体領域３が形成するｐ
ｎ接合のデバイス表面部分の外周側の平面形状が曲率を
有する部分からこの近くに形成されたｐ型半導体領域３
と第２電極７がオーミック接触している領域に電流が流
れるため距離は短くしたがって、オフ時の抵抗Ｒｏｆｆ
は小さな値となる。
、ｎ−型半導体領域１とｐ型半導体領域３が形成するｐ
ｎ接合のデバイス表面部分の外周側の平面形状が曲率を
有する部分からこの近くに形成されたｐ型半導体領域３
と第２電極７がオーミック接触している領域に電流が流
れるため距離は短くしたがって、オフ時の抵抗Ｒｏｆｆ
は小さな値となる。
したがって、この構造により、先の実施例と同様に、ブ
レークオーバ電流ｒａｏが小さくかつ保持電流Ｉｎの大
きい半導体保護素子が実現できる。
レークオーバ電流ｒａｏが小さくかつ保持電流Ｉｎの大
きい半導体保護素子が実現できる。
［発明の効果］
以上説明したように、本発明は、ｐ型半導体領域が第２
電極〈カソード電極）と接触する部分をブレークダウン
が開始するｎ型不純物拡散領域からは離隔し、かつ、オ
フ時の電流が流れるｐｎ接合の平面形状が曲線である部
分からは近い場所に位置せしめ、オン時の電流経路を長
くかつ、オフ時の電流経路を短くしたものであるので、
本発明によれば、ｎｐｎ）ランジスタのベース−エミッ
タ間に並列に挿入される抵抗をオン時には大きくかつオ
フ時には小さくすることが可能となる。したがって、本
発明によれば、ブレークオーバ電流Ｉａｏが低くかつ保
持電流ＩＨが大きな半導体保護素子を提供することが可
能となる。
電極〈カソード電極）と接触する部分をブレークダウン
が開始するｎ型不純物拡散領域からは離隔し、かつ、オ
フ時の電流が流れるｐｎ接合の平面形状が曲線である部
分からは近い場所に位置せしめ、オン時の電流経路を長
くかつ、オフ時の電流経路を短くしたものであるので、
本発明によれば、ｎｐｎ）ランジスタのベース−エミッ
タ間に並列に挿入される抵抗をオン時には大きくかつオ
フ時には小さくすることが可能となる。したがって、本
発明によれば、ブレークオーバ電流Ｉａｏが低くかつ保
持電流ＩＨが大きな半導体保護素子を提供することが可
能となる。
第１図（ａ＞は、本発明の一実施例を示す平面図、第１
図（ｂ）、（ｃ）は、それぞれそのＸＸ′線、Ｙ−Ｙ’
線断面図、第２図（ａ）は、本発明の他の実施例を示す
平面図、第２図（ｂ）、（ｃ）は、それぞれそのｘ−ｘ
′線、Ｙ−Ｙ’線断面図、第３図（ａ）は、従来例の平
面図、第３図（ｂ）、（ｃ）は、それぞれそのｘ−ｘ’
線、Ｙ−Ｙ′線断面図、第４図は、半導体保護素子の一
射的電圧一電流特性図、第５図は、従来例の等価回路図
、第６図は、望ましい特性を有する半導体保護素子の等
価回路図である。 １・・・ｎ−型半導体領域、 ２・・・ｐ＋型半導体領
域、 ３・・・ｐ型半導体領域、 ４・・・ｎ＋型半導
体領域、 ５・・・ｎ型不純物拡散領域、 ６・・・第
１に極、 ７・・・第２を極、 ８・・・絶縁層、 ９
・・・ｐｎｐトランジスタ、 １０・・・ｎｐｎ）ラ
ンジスタ、１１・・・ツェナーダイオード、 １２・・
・アノード端子、 １３・・・カンード端子、 Ｒ・
・・オン時およびオフ時抵抗、 Ｒｏｎ・・・オフ時抵
抗、 Ｒｏｆｆ・・・オフ時抵抗。
図（ｂ）、（ｃ）は、それぞれそのＸＸ′線、Ｙ−Ｙ’
線断面図、第２図（ａ）は、本発明の他の実施例を示す
平面図、第２図（ｂ）、（ｃ）は、それぞれそのｘ−ｘ
′線、Ｙ−Ｙ’線断面図、第３図（ａ）は、従来例の平
面図、第３図（ｂ）、（ｃ）は、それぞれそのｘ−ｘ’
線、Ｙ−Ｙ′線断面図、第４図は、半導体保護素子の一
射的電圧一電流特性図、第５図は、従来例の等価回路図
、第６図は、望ましい特性を有する半導体保護素子の等
価回路図である。 １・・・ｎ−型半導体領域、 ２・・・ｐ＋型半導体領
域、 ３・・・ｐ型半導体領域、 ４・・・ｎ＋型半導
体領域、 ５・・・ｎ型不純物拡散領域、 ６・・・第
１に極、 ７・・・第２を極、 ８・・・絶縁層、 ９
・・・ｐｎｐトランジスタ、 １０・・・ｎｐｎ）ラ
ンジスタ、１１・・・ツェナーダイオード、 １２・・
・アノード端子、 １３・・・カンード端子、 Ｒ・
・・オン時およびオフ時抵抗、 Ｒｏｎ・・・オフ時抵
抗、 Ｒｏｆｆ・・・オフ時抵抗。
Claims (3)
- （１）第１導電型の第１の半導体領域と、前記第１の半
導体領域の第１主面上に設けられた第２導電型の第２の
半導体領域と、前記第１の半導体領域の第２の主面の表
面領域内に選択的に設けられた第２導電型の第３の半導
体領域と、前記第３の半導体領域の表面領域内に選択的
に設けられた第１導電型の第４の半導体領域と、前記第
２の半導体領域にオーミックに接触している第１の電極
と、前記第３の半導体領域および前記第４の半導体領域
にオーミックに接触している第２の電極と、を具備する
半導体保護素子において、前記第３の半導体領域におけ
るオフ時の電流経路が同領域におけるオン時の電流経路
より短いことを特徴とする半導体保護素子。 - （２）前記第１の半導体領域と前記第３の半導体領域と
で形成するｐｎ接合は、前記第２主面での平面形状が直
線的に形成されている部分において他の部分よりブレー
クダウン電圧が低くなされている部分を有している請求
項１記載の半導体保護素子。 - （３）前記第１の半導体領域と前記第３の半導体領域と
で形成されたｐｎ接合の、前記第２の主面での平面形状
が曲線をなしている部分の近くにおいて、前記第２の電
極が前記第３の半導体領域と接触している請求項１また
は２記載の半導体保護素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2201753A JPH0485963A (ja) | 1990-07-30 | 1990-07-30 | 半導体保護素子 |
| US07/737,397 US5274253A (en) | 1990-07-30 | 1991-07-29 | Semiconductor protection device against abnormal voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2201753A JPH0485963A (ja) | 1990-07-30 | 1990-07-30 | 半導体保護素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0485963A true JPH0485963A (ja) | 1992-03-18 |
Family
ID=16446368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2201753A Pending JPH0485963A (ja) | 1990-07-30 | 1990-07-30 | 半導体保護素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5274253A (ja) |
| JP (1) | JPH0485963A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005209843A (ja) * | 2004-01-22 | 2005-08-04 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| JP2010147083A (ja) * | 2008-12-16 | 2010-07-01 | Kansai Electric Power Co Inc:The | ゲートターンオフサイリスタ装置およびバイポーラトランジスタ装置 |
| JP2011249601A (ja) * | 2010-05-27 | 2011-12-08 | Shindengen Electric Mfg Co Ltd | 短絡型サイリスタ |
| US10561269B2 (en) | 2013-06-26 | 2020-02-18 | Societe Des Produits Nestle S.A. | Volumetric heating device for beverage or food preparation machine |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793424B2 (ja) * | 1992-03-27 | 1995-10-09 | 工業技術院長 | サージ防護デバイス |
| DE10344592B4 (de) * | 2003-09-25 | 2006-01-12 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH | Verfahren zum Einstellen der Durchbruchspannung eines Thyristors mit einer Durchbruchsstruktur |
| US7479444B2 (en) * | 2006-06-01 | 2009-01-20 | Micrel, Inc. | Method for forming Schottky diodes and ohmic contacts in the same integrated circuit |
| US9172239B2 (en) | 2013-03-15 | 2015-10-27 | Fairchild Semiconductor Corporation | Methods and apparatus related to a precision input power protection device |
| US9735147B2 (en) | 2014-09-15 | 2017-08-15 | Fairchild Semiconductor Corporation | Fast and stable ultra low drop-out (LDO) voltage clamp device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1365392A (en) * | 1971-02-23 | 1974-09-04 | Microsystems Int Ltd | Semiconductor switching device |
| US5111268A (en) * | 1981-12-16 | 1992-05-05 | General Electric Company | Semiconductor device with improved turn-off capability |
| IT1212767B (it) * | 1983-07-29 | 1989-11-30 | Ates Componenti Elettron | Soppressore di sovratensioni a semiconduttore con tensione d'innesco predeterminabile con precisione. |
| GB8713440D0 (en) * | 1987-06-09 | 1987-07-15 | Texas Instruments Ltd | Semiconductor device |
| JPH0666462B2 (ja) * | 1987-12-21 | 1994-08-24 | 日本電気株式会社 | 半導体保護素子 |
| US4967256A (en) * | 1988-07-08 | 1990-10-30 | Texas Instruments Incorporated | Overvoltage protector |
-
1990
- 1990-07-30 JP JP2201753A patent/JPH0485963A/ja active Pending
-
1991
- 1991-07-29 US US07/737,397 patent/US5274253A/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005209843A (ja) * | 2004-01-22 | 2005-08-04 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| JP4696451B2 (ja) * | 2004-01-22 | 2011-06-08 | 富士電機システムズ株式会社 | 半導体装置 |
| JP2010147083A (ja) * | 2008-12-16 | 2010-07-01 | Kansai Electric Power Co Inc:The | ゲートターンオフサイリスタ装置およびバイポーラトランジスタ装置 |
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| US10561269B2 (en) | 2013-06-26 | 2020-02-18 | Societe Des Produits Nestle S.A. | Volumetric heating device for beverage or food preparation machine |
Also Published As
| Publication number | Publication date |
|---|---|
| US5274253A (en) | 1993-12-28 |
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