JPH0666462B2 - 半導体保護素子 - Google Patents
半導体保護素子Info
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- JPH0666462B2 JPH0666462B2 JP62324448A JP32444887A JPH0666462B2 JP H0666462 B2 JPH0666462 B2 JP H0666462B2 JP 62324448 A JP62324448 A JP 62324448A JP 32444887 A JP32444887 A JP 32444887A JP H0666462 B2 JPH0666462 B2 JP H0666462B2
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- 239000012535 impurity Substances 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 22
- 230000015556 catabolic process Effects 0.000 description 15
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- 238000010586 diagram Methods 0.000 description 2
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- 238000007373 indentation Methods 0.000 description 2
- VMXJCRHCUWKQCB-UHFFFAOYSA-N NPNP Chemical compound NPNP VMXJCRHCUWKQCB-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/87—Thyristor diodes, e.g. Shockley diodes, break-over diodes
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/1016—Anode base regions of thyristors
Landscapes
- Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置分野に利用される。
本発明は半導体保護素子に関し、特に、有線通信機器の
通信線からの異常電圧に対するプロテクタに用いるPNPN
構造の半導体保護素子に関する。
通信線からの異常電圧に対するプロテクタに用いるPNPN
構造の半導体保護素子に関する。
本発明は、第一半導体領域を形成する一導電型の半導体
基板に形成された第二、第三および第四半導体領域を含
むPNPN構造の半導体保護素子において、 前記半導体基板の一主面の前記第一および第三半導体領
域で形成されるPN接合の表面部分を含む少くとも一部分
から一導電型の不純物を導入して形成された第五半導体
領域を設けることにより、 所望のブレークダウン電圧を簡単に得られるようにした
ものである。
基板に形成された第二、第三および第四半導体領域を含
むPNPN構造の半導体保護素子において、 前記半導体基板の一主面の前記第一および第三半導体領
域で形成されるPN接合の表面部分を含む少くとも一部分
から一導電型の不純物を導入して形成された第五半導体
領域を設けることにより、 所望のブレークダウン電圧を簡単に得られるようにした
ものである。
従来、この種の半導体保護素子は、PNPNの４層の半導体
領域から形成され、各層の不純物濃度や形状、拡散深さ
等を変えることにより、ブレークダウン電圧を制御して
いた。例えば第４図に示すように、第二半導体領域２と
第三半導体領域３の拡散深さで第一半導体領域１の厚み
を制御すると同時に第一半導体領域１の不純物濃度をも
制御することにより、第一半導体領域１と第三半導体領
域３で作られるPN接合に逆電圧をかけたときに、第一半
導体領域１側に広がる空乏層が必要なブレークダウン電
圧時に第二半導体領域２に達してパンチスルー現象をお
こし、保護素子がオン状態にはいるようになっていた。
領域から形成され、各層の不純物濃度や形状、拡散深さ
等を変えることにより、ブレークダウン電圧を制御して
いた。例えば第４図に示すように、第二半導体領域２と
第三半導体領域３の拡散深さで第一半導体領域１の厚み
を制御すると同時に第一半導体領域１の不純物濃度をも
制御することにより、第一半導体領域１と第三半導体領
域３で作られるPN接合に逆電圧をかけたときに、第一半
導体領域１側に広がる空乏層が必要なブレークダウン電
圧時に第二半導体領域２に達してパンチスルー現象をお
こし、保護素子がオン状態にはいるようになっていた。
前述した従来の半導体保護素子は、各層の不純物濃度、
形状、拡散深さ等を変えることによりブレークダウン電
圧の制御を行っていた。しかし、それらの個々の条件だ
けでなく、それらの条件の組合せでも微妙にブレークダ
ウン電圧に影響を与えるため、所望のブレークダウン電
圧を有する半導体保護素子を簡単に得ることができない
欠点があった。
形状、拡散深さ等を変えることによりブレークダウン電
圧の制御を行っていた。しかし、それらの個々の条件だ
けでなく、それらの条件の組合せでも微妙にブレークダ
ウン電圧に影響を与えるため、所望のブレークダウン電
圧を有する半導体保護素子を簡単に得ることができない
欠点があった。
本発明の目的は、前記の欠点を除去することにより、所
望のブレークダウン電圧を簡単に得ることのできる半導
体保護素子を提供することにある。
望のブレークダウン電圧を簡単に得ることのできる半導
体保護素子を提供することにある。
本発明は、半導体基板である一導電型の第一半導体領域
と、この半導体基板の一方の主面側に形成され前記第一
半導体領域とPN接合を形成する逆導電型の第二半導体領
域と、前記半導体基板の他方の主面側に形成された前記
第一半導体領域とPN接合を形成する逆導電型の第三半導
体領域と、この第三半導体領域内に形成され前記第三半
導体領域とPN接合を形成する第四半導体領域とを含むPN
PN構造の半導体保護素子において、前記半導体基板の他
方の主面側から一導電型の不純物を導入して前記第一半
導体領域と前記第三半導体領域とで形成されたPN接合の
表面近傍に形成された第五半導体領域を設けたことを特
徴とする。
と、この半導体基板の一方の主面側に形成され前記第一
半導体領域とPN接合を形成する逆導電型の第二半導体領
域と、前記半導体基板の他方の主面側に形成された前記
第一半導体領域とPN接合を形成する逆導電型の第三半導
体領域と、この第三半導体領域内に形成され前記第三半
導体領域とPN接合を形成する第四半導体領域とを含むPN
PN構造の半導体保護素子において、前記半導体基板の他
方の主面側から一導電型の不純物を導入して前記第一半
導体領域と前記第三半導体領域とで形成されたPN接合の
表面近傍に形成された第五半導体領域を設けたことを特
徴とする。
本発明の半導体保護素子は、前述の第一半導体領域と第
三半導体領域との間で形成されるPN接合の基板表面部分
に、基板すなわち前記第一半導体領域と同一導電型の不
純物を押込むことにより形成された第五半導体領域を有
している。
三半導体領域との間で形成されるPN接合の基板表面部分
に、基板すなわち前記第一半導体領域と同一導電型の不
純物を押込むことにより形成された第五半導体領域を有
している。
一般に、PN接合ダイオードの逆電圧に対する耐圧は、濃
度の低い側の不純物濃度により決まる。そのため、本発
明の半導体保護素子においては、前記第一半導体領域と
前記第三半導体領域により形成されるPN接合ダイオード
の逆電圧に対する耐圧は、前記第五半導体領域の不純物
濃度が前記第一半導体領域よりも高くなるため前記第五
半導体領域で最も弱くなっており、このPN接合が降服す
ると第一〜第四半導体領域からなるPNPN4層サイリスタ
がオン状態にはいる。
度の低い側の不純物濃度により決まる。そのため、本発
明の半導体保護素子においては、前記第一半導体領域と
前記第三半導体領域により形成されるPN接合ダイオード
の逆電圧に対する耐圧は、前記第五半導体領域の不純物
濃度が前記第一半導体領域よりも高くなるため前記第五
半導体領域で最も弱くなっており、このPN接合が降服す
ると第一〜第四半導体領域からなるPNPN4層サイリスタ
がオン状態にはいる。
すなわち、この半導体保護素子のブレークダウン電圧
は、第五半導体領域を形成するために導入した不純物濃
度だけで制御でき、所望のブレークダウン電圧を簡単に
得ることが可能となる。
は、第五半導体領域を形成するために導入した不純物濃
度だけで制御でき、所望のブレークダウン電圧を簡単に
得ることが可能となる。
なお、ここでいう「PNPN」４層は「NPNP」４層を含む表
現である。
現である。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第一実施例を示す模式的縦断面図であ
る。本第一実施例は、第一半導体領域１を形成するN-型
の半導体基板1aと、この半導体基板1aと一方の主面側に
形成され第一半導体領域１とPN接合を形成するＰ型の第
二半導体領域２と、半導体基板1aの他方の主面側に形成
され第一半導体領域１とPN接合を形成するP+型の第三半
導体領域３と、この第三半導体領域３内に形成され第三
半導体領域３とPN接合を形成するN+型の第四半導体領域
４とを含むPNPN構造の半導体保護素子において、第一半
導体領域１と第三半導体領域３とで形成されたPN接合の
表面部分を含む半導体基板1aの他の主面側の一部分から
Ｎ型の不純物を導入して形成された第五半導体領域５を
設けたものである。
る。本第一実施例は、第一半導体領域１を形成するN-型
の半導体基板1aと、この半導体基板1aと一方の主面側に
形成され第一半導体領域１とPN接合を形成するＰ型の第
二半導体領域２と、半導体基板1aの他方の主面側に形成
され第一半導体領域１とPN接合を形成するP+型の第三半
導体領域３と、この第三半導体領域３内に形成され第三
半導体領域３とPN接合を形成するN+型の第四半導体領域
４とを含むPNPN構造の半導体保護素子において、第一半
導体領域１と第三半導体領域３とで形成されたPN接合の
表面部分を含む半導体基板1aの他の主面側の一部分から
Ｎ型の不純物を導入して形成された第五半導体領域５を
設けたものである。
本第一実施例は次のようにして製作される。第一半導体
領域１をＮ型半導体基板1aで形成し、第二半導体領域２
および第三半導体領域３は半導体基板1aの両主面からＰ
型不純物を押込み、第四半導体領域４は半導体基板1aの
第三半導体領域３と同じ側から第三半導体領域３にＮ型
不純物を押込むことによりそれぞれ形成する。
領域１をＮ型半導体基板1aで形成し、第二半導体領域２
および第三半導体領域３は半導体基板1aの両主面からＰ
型不純物を押込み、第四半導体領域４は半導体基板1aの
第三半導体領域３と同じ側から第三半導体領域３にＮ型
不純物を押込むことによりそれぞれ形成する。
この半導体保護素子に、第二半導体領域１に正、第四半
導体領域４に負の電圧を印加すると、第一および第三半
導体領域間１および３以外のPN接合には全て順電圧がか
かるため、印加電圧はほとんど全てこの接合に加わるこ
ととなる。そのため、この第一および第三半導体領域１
および３間のPN接合の逆耐圧を、第五半導体領域５とし
てこの接合の表面部分にＮ型の不純物を押込むことによ
り下げ、その降服電圧を第五半導体領域のＮ型不純物の
ドーズ量により制御することにより、素子全体のブレー
クダウン電圧も自由に制御できる。
導体領域４に負の電圧を印加すると、第一および第三半
導体領域間１および３以外のPN接合には全て順電圧がか
かるため、印加電圧はほとんど全てこの接合に加わるこ
ととなる。そのため、この第一および第三半導体領域１
および３間のPN接合の逆耐圧を、第五半導体領域５とし
てこの接合の表面部分にＮ型の不純物を押込むことによ
り下げ、その降服電圧を第五半導体領域のＮ型不純物の
ドーズ量により制御することにより、素子全体のブレー
クダウン電圧も自由に制御できる。
第２図は本第一実施例の電圧−電流特性図である。例え
ば、第一半導体領域１を形成するＮ型半導体基板1aの不
純物濃度を４×1014個／cm2、厚さを200μｍとし、また
第二半導体領域２および第三半導体領域３のＰ型不純物
濃度は第一半導体領域１の不純物濃度に比べて十分大き
くとり、その押込み深さはそれぞれ100μｍおよび15μ
ｍ程度とする。第四半導体領域４は、そのＮ型不純物濃
度を第三半導体領域３の不純物濃度より大きくとり、ま
たその押込み深さは３μｍ程度とする。以上の条件で作
ったPNPN4層のサイリスタに、ドーズ量1.5×1012個／cm
2、押み条件1200℃、90分で第五半導体領域５を形成す
ると、この半導体保護素子は、100〔Ｖ〕程度のブレー
クダウン電圧をもつようになる。
ば、第一半導体領域１を形成するＮ型半導体基板1aの不
純物濃度を４×1014個／cm2、厚さを200μｍとし、また
第二半導体領域２および第三半導体領域３のＰ型不純物
濃度は第一半導体領域１の不純物濃度に比べて十分大き
くとり、その押込み深さはそれぞれ100μｍおよび15μ
ｍ程度とする。第四半導体領域４は、そのＮ型不純物濃
度を第三半導体領域３の不純物濃度より大きくとり、ま
たその押込み深さは３μｍ程度とする。以上の条件で作
ったPNPN4層のサイリスタに、ドーズ量1.5×1012個／cm
2、押み条件1200℃、90分で第五半導体領域５を形成す
ると、この半導体保護素子は、100〔Ｖ〕程度のブレー
クダウン電圧をもつようになる。
第３図は本発明の第二実施例を示す模式的縦断面図であ
る。本第二実施例は第１図の第一実施例において、第五
半導体領域５を、半導体基板1aの他の主面の全面にＮ型
不純物を注入し押込んで形成したものである。これは、
第五半導体領域５を形成するために押込む不純物の濃度
が、第三半導体領域３および第四半導体領域４に含まれ
るそれぞれの不純物濃度に比べ充分に小さいため、第三
半導体領域３と第四半導体領域４に押込まれた第五半導
体領域５形成のためのＮ型不純物は無視することができ
るためである。
る。本第二実施例は第１図の第一実施例において、第五
半導体領域５を、半導体基板1aの他の主面の全面にＮ型
不純物を注入し押込んで形成したものである。これは、
第五半導体領域５を形成するために押込む不純物の濃度
が、第三半導体領域３および第四半導体領域４に含まれ
るそれぞれの不純物濃度に比べ充分に小さいため、第三
半導体領域３と第四半導体領域４に押込まれた第五半導
体領域５形成のためのＮ型不純物は無視することができ
るためである。
このことにより、本第二実施例を作るときは、第一実施
例を作るときよりもフォトレジスト回数が１回少くてす
る利点がある。
例を作るときよりもフォトレジスト回数が１回少くてす
る利点がある。
本発明の特徴は、第１図および第２図において第五半導
体領域５を設けたことにある。
体領域５を設けたことにある。
以上説明したように、本発明は、第一〜第四半導体領域
からなるPNPN4層型半導体保護素子に、第五半導体領域
を形成することにより、所望のブレークダウン電圧を、
その不純物濃度を制御することにより簡単に得ることが
できる効果がある。
からなるPNPN4層型半導体保護素子に、第五半導体領域
を形成することにより、所望のブレークダウン電圧を、
その不純物濃度を制御することにより簡単に得ることが
できる効果がある。
第１図は本発明の第一実施例を示す模式的縦断面図。 第２図はその電圧−電流特性図。 第３図は本発明の第二実施例を示す模式的縦断面図。 第４図は従来例を示す模式的縦断面図。 １……第一半導体領域、1a……半導体基板、２……第二
半導体領域、３……第三半導体領域、４……第四半導体
領域、５……第五半導体領域。
半導体領域、３……第三半導体領域、４……第四半導体
領域、５……第五半導体領域。
Claims (1)
- 【請求項１】半導体基板（1a）である一導電型の第一半
導体領域（１）と、この半導体基板の一方の主面側に形
成され前記第一半導体領域とPN接合を形成する逆導電型
の第二半導体領域（２）と、前記半導体基板の他方の主
面側に形成された前記第一半導体領域とPN接合を形成す
る逆導電型の第三半導体領域（３）と、この第三半導体
領域内に形成され前記第三半導体領域とPN接合を形成す
る第四半導体領域（４）とを含むPNPN構造の半導体保護
素子において、 前記半導体基板の他方の主面側から一導電型の不純物を
導入して前記第一半導体領域と前記第三半導体領域とで
形成されたPN接合の表面近傍に形成された第五半導体領
域（５）を 設けたことを特徴とする半導体保護素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62324448A JPH0666462B2 (ja) | 1987-12-21 | 1987-12-21 | 半導体保護素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62324448A JPH0666462B2 (ja) | 1987-12-21 | 1987-12-21 | 半導体保護素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01165170A JPH01165170A (ja) | 1989-06-29 |
| JPH0666462B2 true JPH0666462B2 (ja) | 1994-08-24 |
Family
ID=18165922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62324448A Expired - Fee Related JPH0666462B2 (ja) | 1987-12-21 | 1987-12-21 | 半導体保護素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666462B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0485963A (ja) * | 1990-07-30 | 1992-03-18 | Nec Corp | 半導体保護素子 |
| GB9106205D0 (en) * | 1991-03-22 | 1991-05-08 | Lucas Ind Plc | Breakover diode |
| DE10344592B4 (de) * | 2003-09-25 | 2006-01-12 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH | Verfahren zum Einstellen der Durchbruchspannung eines Thyristors mit einer Durchbruchsstruktur |
| FR2871295B1 (fr) * | 2004-06-02 | 2006-11-24 | Lite On Semiconductor Corp | Dispositif de protection contre les surtensions et son procede de fabrication |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6058594B2 (ja) * | 1975-02-14 | 1985-12-20 | 株式会社日立製作所 | プレ−ナ形ホトサイリスタ |
| JPS5492187A (en) * | 1977-12-29 | 1979-07-21 | Omron Tateisi Electronics Co | Manufacture of planar-type semiconductor device |
| IT1212767B (it) * | 1983-07-29 | 1989-11-30 | Ates Componenti Elettron | Soppressore di sovratensioni a semiconduttore con tensione d'innesco predeterminabile con precisione. |
-
1987
- 1987-12-21 JP JP62324448A patent/JPH0666462B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01165170A (ja) | 1989-06-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |