KR900000826B1 - 반도체집적회로의 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체집적회로의 제조방법
제1a 내지 h도는 본 발명에 의한 반도체 집적회로의 제조방법을 설명하는 단면도.
제2a 내지 e도는 종래의 반도체 집적회로의 제조방법을 설명하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2, 3 : 제1및 제2의 도영역
4, 5 : 매입층 6 : 콜렉터매입층
7 : 에피텍셀층 8 : 상하분리영역
9 : 콜렉터영역 10 : IIL 소자의 베이스영역
11 : 종형 PNP트랜지스터 베이스영역
13 : 종형 PNP트랜지스터의 에미터영역
14 : 인젝터영역 16 : 표면베이스영역
17 : IIL소자의 콜렉터영역
본 발명은 반도체 집적회로의 제조방법, 특히 특성이 양호한 종형 PNP트랜지스터와 IIL(Integrated Injection Logic)소자와를 조립한 반도체 집적회로의 제조방법에 관한 것이다.
종래의 반도체 집적회로의 제조방법을 제2a도 내지 제2e도를 참조하여 상세히 설명한다. 먼저, 제2a도에 표시함과 같이 P형의 반도체 기판(31)표면에 예정의 제1및 제2도 영역과 대응하는 부분에 상호 N±형의 매입층(32)(33)을 확산하여 형성하며, 매입층(32)(33)을 포위한 모양의 P±형의 상하분리영역(34)의 아래 확산층을 행한다. 또한, 제1도 영역의 매입층(32)상에는 P±형의 콜렉터매입층(35)을 중첩하여 확산한다. 다음 제2b도에 표시함과 같이 기판(31) 표면 N형의 에피텍셜층(36)을 성장시킨다. 이때, 매입층(32)(33), 콜렉터매입층(35) 및 상하분리영역(34)의 아래 확산은 상하방향에 확산시켜 소정의 폭을 가진 매입층(32)(33)을 형성하고 있다.
다음, 제2c도에 표시한 바와 같이 에피텍셜층(36) 표면에 의해 상하분리영역(34)의 상확산과 제1도영역(37)의 콜렉터 도출영역(39)을 동시에 확산하고, 상하분리영역(34)을 연결시켜서 에피텍셜층(36)을 PN분리하고, 제1 및 제2의 도영역(37)(38)을 형성한다. 또, 콜렉터 도출영역(39)은 제1의 영역(37)의 PNP트랜지스터의 콜렉터매입층(35)까지 도달하며, 양자 공동하여 에피텍셜층(36)을 완전히 둘러싼 PNP트랜지스터의 베이스영역(40)을 형성한다.
다음 제2도 D에 표시함과 같이 에피텍셜층(36) 표면에 의해 브론(boron)을 선택확산하고 제1의 도영역(37)의 베이스영역(40) 표면에 PNP트랜지스터 에미터영역(41)을 형성하며, 제2의 도영역(38)에는 IIL소자의 인젝터(injector)영역(42)와 베이스영역(43)과를 이간하여 형성한다.
최후에 제2e도에 표시함과 같이 제1의 도영역(37)의 베이스영역(40)표면에 N±베이스 콘택트영역(45)을 형성하며, 동시에 제2의 도영역(38)의 베이스영역(43)표면IIL소자 복수의 콜렉터영역(44)(45)를 형성하고 있다.
이상과 같이 상세히 설명한 종래 방법의 의해 종형 PNP트랜지스터와 IIL소자를 동일 칩내에 집적화된다. 또한, 종형 PNP트랜지스터의 제조방법은 예를 들면 특개소 59-172738호 공보등에 표시되어 있다.
그러나, 종래의 반도체 집적회로의 제조방법에서는 종형 PNP 트랜지스터의 베이스영역(40)이 어피텍셜층(36)으로 형성시키므로 균일 베이스에서 또한, 베이스폭을 좁게 되지 않는다. 이때문에 종형 PNP트랜지스터의 이득대역폭적(fT)가 높게 되지 않고, 또 에피텍셜층(36)의 막두께가 흩어지기 때문에 hEE가 흩어지는 결점이 있다. 또 IIL소자에는 베이스영역(43)과 매입층(33)과의 거리가 길게 되므로 역β가 낮게 되고, 또 스위칭 속도가 늦게 되는 결점이 있다.
본 발명은 이점에 비추어서 종형 PNP 트랜지스터를 이온주입에 의해 콜렉터영역(9) 및 베이스영역(11)에서 형성하는 것에 의해 종형 PNP의 특성을 개선하고, 또 IIL소자의 베이스영역(10)도 종형 PNP트랜지스터의 콜렉터영역(9)과 동시에 형성하는 것에 의하여 특성을 개선한 반도체 집적회로의 제조방법을 실현하는 것이다.
본 발명에 의하면, 종형 PNP 트랜지스터를 2중확산형에 형성되므로서 그 특성을 대폭 개선됨과 동시에 IIL소자의 베이스영역도 깊게 형성되므로서 IIL소자의 고속화에도 도모하고 있는 것이다.
본 발명에 반도체 집적회로의 제조방법을 제1a도 내지 제1h도를 참조하여 설명한다.
본 발명 제1의 공정은 P형의 실리콘 반도체기판(1) 표면에 예정의 제1및 제2의 영역(2)(3)의 저면으로 되는 부분에 N±형의 매입층(4)(5)를 형성하고, 제1의 도영역(2)의 매입층(4)상에 P±형의 콜렉터매입층(6)을 형성하고, 기판(1) 표면에 N형의 에피텍셜층(7)을 적층하는 것이다(제1a도 및 제1b도 참조).
본 공정에서는 제1도 A에 표시함과 같이 기판(1)표면에 선택적으로 안티몬을 확산하여 N±형의 매입층(4)(5)를 제1 및 제1의 도영역(2)(3)의 저면으로 되는 부분에 형성된다. 또, 제1도와 도영역(2)의 매입층(4)상에는 보론(boron)을 확산하여 종형 PNP트랜지스터의 콜렉터매입층(6)을 형성하며, 동시에 각 매입층(5)을 포위한 모양으로 상하분리영역(8)의 아래 확산도 행한다.
다음에 제16도에 표시함과 같이 기판(1)상 에피텍셜형(7)을 주지의 에픽텍셜 기술에 의하여 약 7mm 두께로 성장시켜 이때에 매입층(4)(5) 콜렉터매입층(6) 상하분리영역(4)의 아래확산을 상하방향에 확산시켜 소정의 폭의 매입층(4)(5) 및 PNP 트랜지스터의 콜렉터매입층(6)을 형성하고 있다.
본 발명의 제2공정은 제1의 도영역(2) 및 제2의 도영역(3) 표면에서 P형을 주는 불순물을 이온주입하여, 제1의 도영역(2)에는 콜렉터매입층(6)까지 도달되도록 P형의 콜렉터영역(9)을 형성하며, 제2의 도영역(3)에는 매입층(5)의 근접까지 도달되도록 베이스영역(10)을 형성하는 것이다(제1c도 참조).
이 이온주입은 보론을 도수량 1013∼1015cm-2에서 가속전압 80∼200KeV에서 행하며, 제1도영역(2)의 콜렉터매입층(6)상의 에피텍셜층(7)표면에 불순물을 선택적으로 주입한 후 2∼3μ의 깊이로 드라이브인 시켜서 콜렉터매입층(6)까지 도달시킨다. 또, 제2의 도영역(3)의 에피텍셜층(7) 표면에도 동시에 이온주입하여 매입층(5)이상까지 도달하지만, 혹은 약간 떨어진 위치까지 IIL소자의 베이스영역(10)을 형성한다.
본 공정에서는 제1의 도영역(2)에 종형 PNP트랜지스터의 콜렉터영역(9)을 확산하는 것에 의해 종형 PNP 트랜지스터의 콜랙터영역(9)의 불순물농도를 올리는 것이 되며, 공정에서 베이스 및 에미터의 2중확산구조를 실현하는 것이 된다. 한편, 제2도 영역(3) IIL소자의 베이스영역(10)을 종래에 의해 대폭으로 깊게 확산되는 모양으로 된다.
본 발명의 제3의 공정은 제1의 도영역(2)의 콜렉터영역(9) 표면에 N형의 베이스영역(11)을 형성하는 것이다(제1d도 참조).
본 공정에서는 제1의 도영역(2)의 콜렉터영역(9) 표면에 인을 이온주입한다. 이 이온주입은 인을 도오즈량 1015∼1017cm-2로 가속 전압 60∼100KeV에서 행하고, 깊이 약 1μ로 드라이브인한다. 이 결과 제1의 도영역(2)의 콜렉터영역(9) 표면에는 종형 PNP트랜지스터를 구성하는 N형 베이스영역(11)이 형성된다. 상술한 제3의 공정후 제1e도에 표시함과 같이 에피텍셜층(7) 표면에 의해 상하분리영역(8)의 상확산과 PNP트랜지스터의 콜렉터 도출영역(12)을 동시에 확산하며, 상하분리영역(8)을 연결시켜서 에피텍셜층(7)을 PN분리하여 제1의 도영역(2)의 제2의 도영역(3)과를 전기적으로 분리한다. 또 콜렉터 도출영역(12)은 PNP 트랜지스터의 콜렉터매입층(6)까지 도달하고 콜렉터 도출영역(12)은 콜렉터 영역(9)전 주위에 포위한다.
본 발명의 제4의 공정은 제1의 도영역(2)의 베이스 영역(11) 표면에 P형의 에미터영역(13)을 형성하고, 또한 제2의 도영역(3) 표면에 IIL소자의 P형 인젝터영역(14)을 형성하는 것이다(제1f도 참조).
본 공정에서 PNP트랜지스터는 완성시켜 베이스영역(11)과 에미터영역(13)의 2중확산구조를 채용하므로서 종형 PNP 트랜지스터의 베이스폭의 흩어지기까지 2중확산형의 NPN 트랜지스터와 거의 동등하게 된다. 본 공정에서 콜렉터 도출영역(12) 표면에 중첩하여 베이스 확산하여 콜렉터 콘택트영역(15)을 형성하여도 좋다. 본 공정에서 제2의 도영역(3)에 동시에 에피텍셜층(7) 표면에 인젝터영역(14)을 설치하고, 베이스영역(10)에는 중첩된 표면 베이스 영역(16)을 형성한다. 표면 베이스영역(16)은 예정 콜렉터영역(17)(17)을 제외한 부분에 형성되어 베이스 꺼내는 저항의 감소되고 표면에 리그전류의 저감 및 베이스 영역(10) 표면의 반전을 방지하기 때문이다.
본 발명의 제5의 공정은 제2도 영역(20)의 베이스영역(10) 표면에 복수개의 N+형의 콜렉터영역(17)(17)을 형성하고 IIL소자를 완성하는 것이다(제1g도 참조). 본 공정에서는 콜렉터영역(17)(17)확산은 통상 PNP 트랜지스터의 에미터확산도 공통되어 있고, 제1의 도영역(2)의 PNP 트랜지스터의 베이스영역 표면에 베이스 콘택트영역(18)을 형성하며, 제2의 도영역(3)에서는 베이스영역(10) 표면에 표면베이스영역(16)과 거의 중복되지 않는 상태의 복수의 콜렉터영역(17)(17)을 형성하고 있다. 따라서, 콜렉터영역(17)(17)은 표면에서는 표면베이스영역(16)으로 포위되며, 저면에서는 베이스영역(10)과 접하고 있다.
본 발명의 최종공정은 주지의 증착기술에 의해 증착알루미늄으로 각 전극을 형성하는 것이다(제1h도 참조).
본 공정에서는 에피텍셜층(7) 표면을 피복하는 실리콘 산화막(19)에 콘택트구멍을 형성하며, 제1의 도영역(2)에 형성한 종형 PNP트랜지스터의 콜렉터 콘택트영역(15) 베이스 콘택트영역(18) 및 에미터 영역(13)에 서로 오믹접촉 하는 콜렉터전극(20)에 베이스전극(21) 및 에미터전극(22)을 형성하며 제2의 도영역(3)에 형성된 IIL소자의 인텍터 영역(14), 콜렉터영역(17)(17) 및 표면베이스(16)에 서로 오믹접촉하는 인젝터전극(23), 콜렉터전극(24)(24), 베이스전극(25)를 형성하고 있다. 이상 본 발명 방법에 의하며, PNP 트랜지스터와 IIL소자의 동일 칩내에 효율이 좋은 집적화가 되므로 이들의 특성을 대폭 개선이 된다.
본 발명에 의하면, 종형 PNP트랜지스터를 2중확산형의 제조방법이 이루어지므로 종래의 종형 PNP트랜지스터의 균일 베이스구조에서 확산베이스구조로 되는 잇점을 갖는다. 이 결과, 베이스폭은 베이스영역(11)과 에미터영역(13)의 확산에 의해 제어되며, 큰폭에 베이스폭을 좁게 되고, 또 베이스폭의 흩어짐이 저감이 된다. 이것에 의해 높이 fT의 종형 PNP 트랜지스터를 동일 칩내에 용이하게 집적화할 수 있다. 또 본 발명에서는 IIL소자의 베이스영역(10)을 종형 PNP트랜지스터의 콜렉터확산과 공용으로 하여 깊게 형성되므로서 IIL소자의 베이스영역(10)과 매입층(5)의 거리를 대폭으로 감소가 되어 역β를 대폭 개선되고 고속동작이 된다. 또, 본 발명에서는 NPN 트랜지스터와 같이 특성의 개선을 한 종형 트랜지스터 및 IIL소자를 동일칩내에 집적화되고, 결정적 특성을 개선시킨 회로를 반도체 회로에 조립이 가능하게 된다.

Claims (1)

  1. 한 도전형의 반도체 기판(1) 표면의 제1 및 제2의 도영역(2)(3) 저면에 대응하는 부분에 역도전형의 매입층(4)(5)을 형성하고, 또 상기 제1의 도영역(2)의 매입층(4)에 중첩하여, 한 도전형의 콜렉터 매입층(6)을 형성한 후, 상기 기판(1) 표면에 역도전형의 에피텍셜층(7)을 적층하는 공정과, 상기 제1 및 제2의 도영역(2)(3) 표면에서 한 도전형의 불순물을 이온주입하고, 상기 콜렉터매입층(6)까지 도달됨과 같이 확산하여 트랜지스터의 콜렉터영역(9)과 IIL소자의 베이스영역(11)을 동시에 형성하는 공정과, 상기 제1의 도영역(2)의 콜렉터 영역(9)표면에 역도전형의 불순물을 이온주입하여 트랜지스터 베이스영역(11)을 형성하는 공정과. 상기 제1의 도영역(2)의 베이스영역(11) 표면 및 상기 제2의 도영역(3)표면에 한 도전형의 불순물을 확산하며, 트랜지스터의 에미터영역(13) 및 IIL소자의 인젝터영역(14)을 동시에 형성하는 공정과, 상기 제2의 도영역(3)의 상기 베이스영역(16)표면에 IIL소자 복수의 역도전형의 콜렉터영역(17)을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
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