JP2752655B2 - バイポーラ集積回路装置 - Google Patents
バイポーラ集積回路装置Info
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- JP2752655B2 JP2752655B2 JP63248449A JP24844988A JP2752655B2 JP 2752655 B2 JP2752655 B2 JP 2752655B2 JP 63248449 A JP63248449 A JP 63248449A JP 24844988 A JP24844988 A JP 24844988A JP 2752655 B2 JP2752655 B2 JP 2752655B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は集積注入論理回路（Integrated Injection L
ogic,以下I2Lという）と通常のバイポーラトランジスタ
とを同一基板上に有するバイポーラ集積回路装置に関す
る。
ogic,以下I2Lという）と通常のバイポーラトランジスタ
とを同一基板上に有するバイポーラ集積回路装置に関す
る。
［従来の技術］ 第３図はI2Lと通常のバイポーラトランジスタとが同
一半導体基板上に共存した従来の半導体集積回路装置の
断面図である。
一半導体基板上に共存した従来の半導体集積回路装置の
断面図である。
P-型半導体基板１上にN-型エピタキシャル層３が形成
されている。このエピタキシャル層３は表面から半導体
基板１まで到達するようにして選択的に形成されたP+型
絶縁分離領域４によって複数の素子形成領域に分離され
ている。そして、各素子形成領域の半導体基板１とエピ
タキシャル層３との境界にN+型埋込層２が形成されてい
る。
されている。このエピタキシャル層３は表面から半導体
基板１まで到達するようにして選択的に形成されたP+型
絶縁分離領域４によって複数の素子形成領域に分離され
ている。そして、各素子形成領域の半導体基板１とエピ
タキシャル層３との境界にN+型埋込層２が形成されてい
る。
このように区画されている第１素子形成領域10には、
通常のNPNバイポーラトランジスタが形成されている。
即ち、エピタキシャル層３の表面にN+型コレクタコンタ
クト領域8d及びP+型ベース領域7cが形成されており、ベ
ース領域7c内にはN+型エミッタ領域8cが形成されてい
る。
通常のNPNバイポーラトランジスタが形成されている。
即ち、エピタキシャル層３の表面にN+型コレクタコンタ
クト領域8d及びP+型ベース領域7cが形成されており、ベ
ース領域7c内にはN+型エミッタ領域8cが形成されてい
る。
一方、I2L形成領域である第２素子形成領域20におい
ては、エピタキシャル層３の表面から埋込層２に到達す
るN+型カラー領域６が選択的に形成されている。そし
て、このカラー領域６のエピタキシャル層３の表面部分
にはI2LのN+型エミッタコンタクト領域8aが形成されて
いる。また、カラー領域６によって囲まれた領域内のエ
ピタキシャル層３の表面にはP+型インジェクタ領域7a及
びI2LのP+型ベース領域7bが形成されている。そして、P
+型ベース領域7bの表面に、この領域に包含されているI
2LのN+型コレクタ領域8bが形成されている。
ては、エピタキシャル層３の表面から埋込層２に到達す
るN+型カラー領域６が選択的に形成されている。そし
て、このカラー領域６のエピタキシャル層３の表面部分
にはI2LのN+型エミッタコンタクト領域8aが形成されて
いる。また、カラー領域６によって囲まれた領域内のエ
ピタキシャル層３の表面にはP+型インジェクタ領域7a及
びI2LのP+型ベース領域7bが形成されている。そして、P
+型ベース領域7bの表面に、この領域に包含されているI
2LのN+型コレクタ領域8bが形成されている。
上述の如く構成された従来のバイポーラ集積回路装置
においては、第１素子形成領域10に、N+型エミッタ領域
8c、N+型コレクタコンタクト領域8d、P+型ベース領域7c
及びコレクタとしてのN-型エピタキシャル層３を有する
通常のNPNトランジスタが形成されている。
においては、第１素子形成領域10に、N+型エミッタ領域
8c、N+型コレクタコンタクト領域8d、P+型ベース領域7c
及びコレクタとしてのN-型エピタキシャル層３を有する
通常のNPNトランジスタが形成されている。
一方、第２素子形成領域20には、エミッタとしてのP+
型インジェクタ領域7a、ベースとしてのN-型エピタキシ
ャル層３、及びコレクタ領域としてのI2LのP+型ベース
領域7bにより横方向PNPトランジスタ（以下、インジェ
クタトランジスタという）が形成されている。また、エ
ミッタ領域としてのN-型エピタキシャル層３、I2LのP+
型ベース領域7b、I2LのN+型エミッタコンタクト領域8
a、I2LのN+型コレクタ領域8bにより逆動作NPNトランジ
スタ（以下、インバータトランジスタという）も形成さ
れている。このインジェクタトランジスタとインバータ
トランジスタとによりI2Lが構成されている。P+型領域7
bはインジェクタトランジスタのコレクタ領域とインバ
ータトランジスタのベース領域とを兼ねている。
型インジェクタ領域7a、ベースとしてのN-型エピタキシ
ャル層３、及びコレクタ領域としてのI2LのP+型ベース
領域7bにより横方向PNPトランジスタ（以下、インジェ
クタトランジスタという）が形成されている。また、エ
ミッタ領域としてのN-型エピタキシャル層３、I2LのP+
型ベース領域7b、I2LのN+型エミッタコンタクト領域8
a、I2LのN+型コレクタ領域8bにより逆動作NPNトランジ
スタ（以下、インバータトランジスタという）も形成さ
れている。このインジェクタトランジスタとインバータ
トランジスタとによりI2Lが構成されている。P+型領域7
bはインジェクタトランジスタのコレクタ領域とインバ
ータトランジスタのベース領域とを兼ねている。
I2Lは製造工程が簡単であると共に集積度が高く、且
つ同一基板上に通常のバイポーラ集積回路と共存できる
等多くの利点を有している。特に、バイポーラトランジ
スタと共存したI2Lは高集積化されたアナログデジタル
共存回路等に好適の集積回路装置である。
つ同一基板上に通常のバイポーラ集積回路と共存できる
等多くの利点を有している。特に、バイポーラトランジ
スタと共存したI2Lは高集積化されたアナログデジタル
共存回路等に好適の集積回路装置である。
［発明が解決しようとする課題］ しかしながら、上述した従来のI2Lは以下の欠点を有
する。
する。
I2Lのスイッチング特性を定めるインバータトランジ
スタは逆方向動作させて使用するため、第１素子形成領
域10に形成された通常のNPNトランジスタとは動作させ
方が逆になる。しかしながら、前述したように、Ｎ−型
エピタキシャル層３がインジェクタトランジスタのベー
ス領域であり、インバータトランジスタのコレクタ領域
であると共に、通常のバイポーラトランジスタのコレク
タ領域でもあるため、インジェクタトランジスタがオー
プンときのNPNインバータトランジスタの電流増幅率
（βup）は第１素子形成領域10の通常のNPNトランジス
タの電流増幅率（hFE）により決定される。即ち、イン
バータトランジスタの電流増幅率（βup）を高くするた
めには通常のNPNトランジスタの電流増幅率（hFE）を高
く設定する必要がある。しかし、このように設定する
と、この通常のNPNトランジスタの耐圧（BVCEO）が低下
してしまうという難点がある。
スタは逆方向動作させて使用するため、第１素子形成領
域10に形成された通常のNPNトランジスタとは動作させ
方が逆になる。しかしながら、前述したように、Ｎ−型
エピタキシャル層３がインジェクタトランジスタのベー
ス領域であり、インバータトランジスタのコレクタ領域
であると共に、通常のバイポーラトランジスタのコレク
タ領域でもあるため、インジェクタトランジスタがオー
プンときのNPNインバータトランジスタの電流増幅率
（βup）は第１素子形成領域10の通常のNPNトランジス
タの電流増幅率（hFE）により決定される。即ち、イン
バータトランジスタの電流増幅率（βup）を高くするた
めには通常のNPNトランジスタの電流増幅率（hFE）を高
く設定する必要がある。しかし、このように設定する
と、この通常のNPNトランジスタの耐圧（BVCEO）が低下
してしまうという難点がある。
また、この耐圧（BVCEO）を高めるためには、エピタ
キシャル層３の不純物濃度を下げるか、又はインバータ
トランジスタのベース領域7bの直下の実効エピタキシャ
ル層厚を大きくする必要がある。しかし、その結果、エ
ピタキシャル層にホールが蓄積されて、I2Lの動作速度
が低下するという問題点がある。
キシャル層３の不純物濃度を下げるか、又はインバータ
トランジスタのベース領域7bの直下の実効エピタキシャ
ル層厚を大きくする必要がある。しかし、その結果、エ
ピタキシャル層にホールが蓄積されて、I2Lの動作速度
が低下するという問題点がある。
本発明はかかる問題点に鑑みてなされたものであっ
て、通常のバイポーラトランジスタの耐圧（BVCEO）を
低下させることがなく、インバータトランジスタの電流
増幅率（βup）を高くすることができ、また動作速度を
向上させることができるバイポーラ集積回路装置を提供
することを目的とする。
て、通常のバイポーラトランジスタの耐圧（BVCEO）を
低下させることがなく、インバータトランジスタの電流
増幅率（βup）を高くすることができ、また動作速度を
向上させることができるバイポーラ集積回路装置を提供
することを目的とする。
［課題を解決するための手段］ 本発明に係るバイポーラ集積回路装置は、第１導電型
半導体基板上に形成されたエピタキシャル層が絶縁分離
領域により第１素子形成領域と第２素子形成領域とに区
画され、この第１素子形成領域にはバイポーラトランジ
スタが形成されており、第２素子形成領域には第１極性
型横方向トランジスタ及び少なくとも１つの第２極性型
縦方向トランジスタが形成されているバイポーラ集積回
路装置において、前記第２素子形成領域内の縦方向トラ
ンジスタは前記エピタキシャル層の表面に形成された第
１導電型ベース領域と、このベース領域内に形成された
第２導電型のコレクタ領域と、前記コレクタ領域の下方
を除くベース領域の直下に第２導電型不純物を前記ベー
ス領域の不純物濃度より低い濃度で導入して形成された
ウエル領域とを有することを特徴とする。
半導体基板上に形成されたエピタキシャル層が絶縁分離
領域により第１素子形成領域と第２素子形成領域とに区
画され、この第１素子形成領域にはバイポーラトランジ
スタが形成されており、第２素子形成領域には第１極性
型横方向トランジスタ及び少なくとも１つの第２極性型
縦方向トランジスタが形成されているバイポーラ集積回
路装置において、前記第２素子形成領域内の縦方向トラ
ンジスタは前記エピタキシャル層の表面に形成された第
１導電型ベース領域と、このベース領域内に形成された
第２導電型のコレクタ領域と、前記コレクタ領域の下方
を除くベース領域の直下に第２導電型不純物を前記ベー
ス領域の不純物濃度より低い濃度で導入して形成された
ウエル領域とを有することを特徴とする。
［作用］ 本発明においては第２素子領域に形成されている第２
極性型縦方向トランジスタ（インバータトランジスタ）
のコレクタ領域を除くベース領域内の部分からこのベー
ス領域に比して不純物濃度が低く、且つ深く形成された
第２導電型のウエル領域が設けられている。これによ
り、第２素子形成領域におけるインバータトランジスタ
のベース領域直下のエミッタ領域の不純物濃度を従来に
比して高くすることができるため、ベース領域からエミ
ッタ領域へのホールの注入量は減少する。これにより、
従来に比してベース電流が少さくなるため、インバータ
トランジスタの電流増幅率（βup）が大きくなる。ま
た、エミッタ領域内におけるホールの蓄積量が減少する
ため、遮断周波数（fT）が高くなり、そのため動作速度
が向上する。しかし、第１素子形成領域内のエピタキシ
ャル層の不純物濃度及び深さは変化しないため、この領
域に形成されているバイポーラトランジスタの耐圧（BV
CEO）は劣化しない。
極性型縦方向トランジスタ（インバータトランジスタ）
のコレクタ領域を除くベース領域内の部分からこのベー
ス領域に比して不純物濃度が低く、且つ深く形成された
第２導電型のウエル領域が設けられている。これによ
り、第２素子形成領域におけるインバータトランジスタ
のベース領域直下のエミッタ領域の不純物濃度を従来に
比して高くすることができるため、ベース領域からエミ
ッタ領域へのホールの注入量は減少する。これにより、
従来に比してベース電流が少さくなるため、インバータ
トランジスタの電流増幅率（βup）が大きくなる。ま
た、エミッタ領域内におけるホールの蓄積量が減少する
ため、遮断周波数（fT）が高くなり、そのため動作速度
が向上する。しかし、第１素子形成領域内のエピタキシ
ャル層の不純物濃度及び深さは変化しないため、この領
域に形成されているバイポーラトランジスタの耐圧（BV
CEO）は劣化しない。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図は本発明の第１の実施例を示す断面図である。
本実施例が従来の半導体装置と異なる点は第２素子形
成領域20にN+型ウエル領域5aを形成したことにあり、そ
の他の層構成は基本的には従来と同様であるので、第１
図において第３図と同一物には同一符号を付してその説
明を省略する。
成領域20にN+型ウエル領域5aを形成したことにあり、そ
の他の層構成は基本的には従来と同様であるので、第１
図において第３図と同一物には同一符号を付してその説
明を省略する。
第２素子形成領域20のP+型ベース領域7bの直下であっ
て、コレクタ領域8bの下方を除く領域に、このP+型ベー
ス領域7bの不純物濃度より低く、且つ逆導電型のＮ型ウ
エル領域5aが形成されている。
て、コレクタ領域8bの下方を除く領域に、このP+型ベー
ス領域7bの不純物濃度より低く、且つ逆導電型のＮ型ウ
エル領域5aが形成されている。
これにより、この第２素子領域20には、P+型インシェ
クタ領域7aをエミッタ領域とし、N-型エピタキシャル層
３をベース領域とし、I2LのP+型ベース領域7bをコレク
タ領域とするインジェクタトランジスタが形成されてい
ると共に、N-型エピタキシャル層３及びＮ型ウエル領域
5aをエミッタ領域とし、I2LのP+型ベース領域7bをベー
ス領域とし、I2LのN+型コレクタ領域8bがコレクタ領域
とするインバータトランジスタが形成されている。この
インジェクタトランジスタとインバータトランジスタと
によI2Lが構成されている。
クタ領域7aをエミッタ領域とし、N-型エピタキシャル層
３をベース領域とし、I2LのP+型ベース領域7bをコレク
タ領域とするインジェクタトランジスタが形成されてい
ると共に、N-型エピタキシャル層３及びＮ型ウエル領域
5aをエミッタ領域とし、I2LのP+型ベース領域7bをベー
ス領域とし、I2LのN+型コレクタ領域8bがコレクタ領域
とするインバータトランジスタが形成されている。この
インジェクタトランジスタとインバータトランジスタと
によI2Lが構成されている。
上述の如く構成された本実施例のバイポーラ集積回路
装置において、I2Lのベース領域7bからI2Lのエミッタ領
域、即ちN-型エピタキシャル層３へのホール注入量は、
このエピタキシャル層３に比して不純物濃度が高いＮ型
ウエル領域5aが介在しているために減少する。このた
め、インバータトランジスタのベース電流が減少して、
電流増幅率（βup）は大きくなる。また、エミッタ領域
のホール蓄積量も減少するため遮断周波数（fT）が高く
なり、動作速度が向上する。更に、インバータトランジ
スタのコレクタ領域の下方にはＮウエル領域を形成しな
いため、インバータトランジスタの電流増幅率（βup）
はバイポーラトランジスタの電流増幅率（hFE）への依
存性が少なくなり、従来に比してバイポーラトランジス
タの電流増幅率（hFE）のコントロール範囲が小さくな
ることはない。
装置において、I2Lのベース領域7bからI2Lのエミッタ領
域、即ちN-型エピタキシャル層３へのホール注入量は、
このエピタキシャル層３に比して不純物濃度が高いＮ型
ウエル領域5aが介在しているために減少する。このた
め、インバータトランジスタのベース電流が減少して、
電流増幅率（βup）は大きくなる。また、エミッタ領域
のホール蓄積量も減少するため遮断周波数（fT）が高く
なり、動作速度が向上する。更に、インバータトランジ
スタのコレクタ領域の下方にはＮウエル領域を形成しな
いため、インバータトランジスタの電流増幅率（βup）
はバイポーラトランジスタの電流増幅率（hFE）への依
存性が少なくなり、従来に比してバイポーラトランジス
タの電流増幅率（hFE）のコントロール範囲が小さくな
ることはない。
次に、本実施例の製造方法について説明する。
先ず、Ｐ型不純物濃度が1014乃至1016cm-3であるP-型
半導体基板１の表面に、例えばアンチモン（Sb）を選択
的に拡散させ、層抵抗が10乃至30Ω／□のN+型埋込層２
を形成する。そして、全面にN-型エピタキシャル層３を
成長させて形成する。
半導体基板１の表面に、例えばアンチモン（Sb）を選択
的に拡散させ、層抵抗が10乃至30Ω／□のN+型埋込層２
を形成する。そして、全面にN-型エピタキシャル層３を
成長させて形成する。
次に、このエピタキシャル層３の表面に、例えばBCl3
を拡散させて、層抵抗が10乃至20Ω／□であり基板１と
接続したP+型絶縁分離領域４を形成する。この分離領域
４により区画された複数の素子形成領域のうち、第２素
子形成領域20のエピタキシャル層３の表面に、例えば31
Pをイオン注入し、層抵抗が0.5乃至2.0KΩ／□のＮ型ウ
エル領域5aが形成する。このＮ型ウエル領域5aと一部領
域が重複して後述するインバータトランジスタのベース
領域7bが形成されるが、このＮ型ウエル領域5aはベース
領域7bよりも不純物濃度が低く、且つ深く形成される。
を拡散させて、層抵抗が10乃至20Ω／□であり基板１と
接続したP+型絶縁分離領域４を形成する。この分離領域
４により区画された複数の素子形成領域のうち、第２素
子形成領域20のエピタキシャル層３の表面に、例えば31
Pをイオン注入し、層抵抗が0.5乃至2.0KΩ／□のＮ型ウ
エル領域5aが形成する。このＮ型ウエル領域5aと一部領
域が重複して後述するインバータトランジスタのベース
領域7bが形成されるが、このＮ型ウエル領域5aはベース
領域7bよりも不純物濃度が低く、且つ深く形成される。
次に、第２素子形成領域20のエピタキシャル層３の表
面に、例えばPOCl3を選択的に拡散させ、層抵抗が10乃
至30Ω／□であり、N+型埋込層２と接続したN+型カラー
領域６が形成する。なお、このN+型カラー領域６を形成
する工程と、前記Ｎ型ウエル領域を形成する工程と、工
程の順番を入れ替えることができる。
面に、例えばPOCl3を選択的に拡散させ、層抵抗が10乃
至30Ω／□であり、N+型埋込層２と接続したN+型カラー
領域６が形成する。なお、このN+型カラー領域６を形成
する工程と、前記Ｎ型ウエル領域を形成する工程と、工
程の順番を入れ替えることができる。
次に、エピタキシャル層３の表面に、例えば11Bの選
択的にイオン注入し、層抵抗が100乃至300Ω／□のP+型
インジェクタ領域7a、インバータトランジスタのP+型ベ
ース領域7b及び第１素子形成領域10のP+型ベース領域7c
を同時に形成する。
択的にイオン注入し、層抵抗が100乃至300Ω／□のP+型
インジェクタ領域7a、インバータトランジスタのP+型ベ
ース領域7b及び第１素子形成領域10のP+型ベース領域7c
を同時に形成する。
次いで、エピタキシャル層３の表面に、例えばPOCl3
を選択的に拡散し、層抵抗が５乃至15Ω／□のI2LのN+
型エミッタコンタクト領域8a、I2LのN+型コレクタ領域8
b、バイポーラトランジスタ形成領域10のN+型エミッタ
領域8c及びN+型コレクタコンタクト領域8dを同時に形成
する。このようにして、第１図に示す本実施例のバイポ
ーラ集積回路装置が形成される。
を選択的に拡散し、層抵抗が５乃至15Ω／□のI2LのN+
型エミッタコンタクト領域8a、I2LのN+型コレクタ領域8
b、バイポーラトランジスタ形成領域10のN+型エミッタ
領域8c及びN+型コレクタコンタクト領域8dを同時に形成
する。このようにして、第１図に示す本実施例のバイポ
ーラ集積回路装置が形成される。
次に、本発明の第２の実施例について説明する。
第２図は本発明の第２の実施例を示す断面図である。
この実施例においてはP+型インジェクタ領域7aの直下に
もＮ型第２ウエル領域5bが形成されている点が第１の実
施例とは異なり、その他は第１の実施例と同様の構造を
有している。このため、その詳細な説明は省略する。
この実施例においてはP+型インジェクタ領域7aの直下に
もＮ型第２ウエル領域5bが形成されている点が第１の実
施例とは異なり、その他は第１の実施例と同様の構造を
有している。このため、その詳細な説明は省略する。
また、この実施例のバイポーラ集積回路装置の製造方
法は、第１の実施例の製造工程において、Ｎ型ウエル領
域5aを形成するときに、同時にこのＮ型第２ウエル領域
5bを形成する。その他の工程は第１の実施例の製造方法
と同様であるため詳細な説明は省略する。
法は、第１の実施例の製造工程において、Ｎ型ウエル領
域5aを形成するときに、同時にこのＮ型第２ウエル領域
5bを形成する。その他の工程は第１の実施例の製造方法
と同様であるため詳細な説明は省略する。
本実施例においては、第１の実施例と同様、バイポー
ラトランジスタの耐圧（VCEO）と低下させることなく、
インバータトランジスタの電流増幅率（βup）を大きく
できると共に、動作速度を向上させることができる。更
に、P+インジェクタ領域7aの直下にN+型第２ウエル領域
5bが形成されているため、インジェクタ領域7aから縦方
向へ注入するホールの量が減少する。これにより、イン
ジェクタトランジスタの電流増幅率（αamp）が大きく
なり、動作速度、特に低電流動作時における動作速度が
向上する。
ラトランジスタの耐圧（VCEO）と低下させることなく、
インバータトランジスタの電流増幅率（βup）を大きく
できると共に、動作速度を向上させることができる。更
に、P+インジェクタ領域7aの直下にN+型第２ウエル領域
5bが形成されているため、インジェクタ領域7aから縦方
向へ注入するホールの量が減少する。これにより、イン
ジェクタトランジスタの電流増幅率（αamp）が大きく
なり、動作速度、特に低電流動作時における動作速度が
向上する。
なお、第１の実施例及び第２の実施例において、各半
導体領域の極性を替えても同様の効果を得られることは
勿論である。
導体領域の極性を替えても同様の効果を得られることは
勿論である。
［発明の効果］ 以上説明したように本発明によれば、インバータトラ
ンジスタの外部ベース領域の直下にウエル領域を形成し
ているため、第１素子形成領域のバイポーラトランジス
タの電流増幅率を大きく、且つ、耐圧を高く維持できる
と共に、第２素子形成領域のインバータトランジスタの
電流増幅率を大きくすることができる。更に、バイポー
ラトランジスタ集積回路装置の動作速度が向上するとい
う効果を奏する。
ンジスタの外部ベース領域の直下にウエル領域を形成し
ているため、第１素子形成領域のバイポーラトランジス
タの電流増幅率を大きく、且つ、耐圧を高く維持できる
と共に、第２素子形成領域のインバータトランジスタの
電流増幅率を大きくすることができる。更に、バイポー
ラトランジスタ集積回路装置の動作速度が向上するとい
う効果を奏する。
【図面の簡単な説明】 第１図は本発明の第１の実施例を示す断面図、第２図は
本発明の第２の実施例を示す断面図、第３図は従来のバ
イポーラ集積回路装置の一例を示す断面図である。 1;P-型半導体基板、2;N+型埋込層、3;N-型エピタキシャ
ル層、4;P+型絶縁分離領域、5a;N型ウエル領域、5b;N型
第２ウエル領域、6;N+型カラー領域、7a;P+型インジェ
クタ領域、7b;I2LのP+型ベース領域、7c;P+型ベース領
域、8a;I2LのN+型エミッタコンタクト領域、8b;I2LのN+
型コレクタ領域、8c;N+型エミッタ領域、8d;N+型コレク
タコンタクト領域、10;第１素子形成領域、20;第２素子
形成領域
本発明の第２の実施例を示す断面図、第３図は従来のバ
イポーラ集積回路装置の一例を示す断面図である。 1;P-型半導体基板、2;N+型埋込層、3;N-型エピタキシャ
ル層、4;P+型絶縁分離領域、5a;N型ウエル領域、5b;N型
第２ウエル領域、6;N+型カラー領域、7a;P+型インジェ
クタ領域、7b;I2LのP+型ベース領域、7c;P+型ベース領
域、8a;I2LのN+型エミッタコンタクト領域、8b;I2LのN+
型コレクタ領域、8c;N+型エミッタ領域、8d;N+型コレク
タコンタクト領域、10;第１素子形成領域、20;第２素子
形成領域
Claims (1)
- 【請求項１】第１導電型半導体基板上に形成されたエピ
タキシャル層が絶縁分離領域により第１素子形成領域と
第２素子形成領域とに区画され、この第１素子形成領域
にはバイポーラトランジスタが形成されており、第２素
子形成領域には第１極性型横方向トランジスタ及び少な
くとも１つの第２極性型縦方向トランジスタが形成され
ているバイポーラ集積回路装置において、前記第２素子
形成領域内の縦方向トランジスタは前記エピタキシャル
層の表面に形成された第１導電型ベース領域と、このベ
ース領域内に形成された第２導電型のコレクタ領域と、
前記コレクタ領域の下方を除くベース領域の直下に第２
導電型不純物を前記ベース領域の不純物濃度より低い濃
度で導入して形成されたウエル領域とを有することを特
徴とするバイポーラ集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63248449A JP2752655B2 (ja) | 1988-09-30 | 1988-09-30 | バイポーラ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63248449A JP2752655B2 (ja) | 1988-09-30 | 1988-09-30 | バイポーラ集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0296365A JPH0296365A (ja) | 1990-04-09 |
| JP2752655B2 true JP2752655B2 (ja) | 1998-05-18 |
Family
ID=17178299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63248449A Expired - Fee Related JP2752655B2 (ja) | 1988-09-30 | 1988-09-30 | バイポーラ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2752655B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5429971A (en) * | 1994-10-03 | 1995-07-04 | United Microelectronics Corporation | Method of making single bit erase flash EEPROM |
-
1988
- 1988-09-30 JP JP63248449A patent/JP2752655B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0296365A (ja) | 1990-04-09 |
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