JPH0420265B2 - - Google Patents
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- JPH0420265B2 JPH0420265B2 JP59149813A JP14981384A JPH0420265B2 JP H0420265 B2 JPH0420265 B2 JP H0420265B2 JP 59149813 A JP59149813 A JP 59149813A JP 14981384 A JP14981384 A JP 14981384A JP H0420265 B2 JPH0420265 B2 JP H0420265B2
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- 239000002019 doping agent Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 24
- 238000005468 ion implantation Methods 0.000 description 8
- 238000002955 isolation Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- -1 aluminum-silicon-copper Chemical compound 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6625—Lateral transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8224—Bipolar technology comprising a combination of vertical and lateral transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
- H01L29/0826—Pedestal collectors
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、NPNトランジスタの製造と同時に
製造される、勾配を有するコレクタを有している
横方向（ラテラル）PNPトランジスタに係る。
製造される、勾配を有するコレクタを有している
横方向（ラテラル）PNPトランジスタに係る。
［従来技術］
集積回路に於て広範に用いられている１つの型
のトランジスタは、横方向PNPトランジスタで
ある。この型のトランジスタに於ては、半導体材
料の表面の近傍に於ける２つの領域がＰ型にドー
ピングされて、各々エミツタ及びコレクタを形成
している。それらのエミツタ及びコレクタは、ト
ランジスタのベースを形成するＮ型領域により、
表面に沿つて相互に分離されている。動作速度を
速くするために、そのベースは可能な限り狭い幅
にされる。しかしながら、それに伴つて２つの問
題が生じる。ベース−コレクタ接合が逆バイアス
にされた場合には、空乏領域が幅の狭いベース領
域中に延び、つきぬけ電圧に於て、ベースを経て
エミツタ迄延びてしまう。空乏領域につきぬけ現
象が生じてしまうと、トランジスタの電流制御が
不可能になる。しかしながら、ベース領域のドー
ピング・レベルを増すことにより、空乏領域の幅
が所与の電圧に於て比較的狭く維持された場合に
は、空乏領域に高電界が生じ、その電界は電子な
だれ降状を生ぜしめる電界を越えることがある。
又、電子なだれに伴う電流増幅も、電流制御を不
可能にする。
のトランジスタは、横方向PNPトランジスタで
ある。この型のトランジスタに於ては、半導体材
料の表面の近傍に於ける２つの領域がＰ型にドー
ピングされて、各々エミツタ及びコレクタを形成
している。それらのエミツタ及びコレクタは、ト
ランジスタのベースを形成するＮ型領域により、
表面に沿つて相互に分離されている。動作速度を
速くするために、そのベースは可能な限り狭い幅
にされる。しかしながら、それに伴つて２つの問
題が生じる。ベース−コレクタ接合が逆バイアス
にされた場合には、空乏領域が幅の狭いベース領
域中に延び、つきぬけ電圧に於て、ベースを経て
エミツタ迄延びてしまう。空乏領域につきぬけ現
象が生じてしまうと、トランジスタの電流制御が
不可能になる。しかしながら、ベース領域のドー
ピング・レベルを増すことにより、空乏領域の幅
が所与の電圧に於て比較的狭く維持された場合に
は、空乏領域に高電界が生じ、その電界は電子な
だれ降状を生ぜしめる電界を越えることがある。
又、電子なだれに伴う電流増幅も、電流制御を不
可能にする。
PNPトランジスタの製造は、NPNトランジス
タ技術を用いて製造される集積回路中にそれらが
含まれるべき場合には、特に難しくなる。即ち、
その集積回路は、NPNトランジスタ及びPNPト
ランジスタの両方を含まねばならない。いずれの
集積回路技術の場合もそうであるように、処理工
程数、特にマスク・レベルの数は最小限にされる
べきである。NPNトランジスタ及びPNPトラン
ジスタの両方を同時に製造しなければならないと
いう必要性は、設計に於て妥協を生ぜしめ、形成
されるPNPトランジスタの性能を犠牲にする。
タ技術を用いて製造される集積回路中にそれらが
含まれるべき場合には、特に難しくなる。即ち、
その集積回路は、NPNトランジスタ及びPNPト
ランジスタの両方を含まねばならない。いずれの
集積回路技術の場合もそうであるように、処理工
程数、特にマスク・レベルの数は最小限にされる
べきである。NPNトランジスタ及びPNPトラン
ジスタの両方を同時に製造しなければならないと
いう必要性は、設計に於て妥協を生ぜしめ、形成
されるPNPトランジスタの性能を犠牲にする。
次に第２図乃至第８図を参照して、従来の縦方
向NPNバイポーラ・トランジスタを製造するた
めの典型的な処理工程について述べる。第２図に
於て、Ｐ型シリコン基板２０上に酸化物層２２が
設けられており、該酸化物層２２は、コレクタ開
孔２４及び該コレクタ開孔２４を包囲する分離開
孔２６を設けるために食刻されている。次に、一
連のフオトレジスト・マスク工程及び拡散工程を
用いて、N+型サブコレクタ２８及びP+型分離領
域３０が基板２０の表面に形成される。それか
ら、酸化物層２２が剥離されて、第３図に示され
ている如く、N-型エピタキシヤル層３２が成長
される。
向NPNバイポーラ・トランジスタを製造するた
めの典型的な処理工程について述べる。第２図に
於て、Ｐ型シリコン基板２０上に酸化物層２２が
設けられており、該酸化物層２２は、コレクタ開
孔２４及び該コレクタ開孔２４を包囲する分離開
孔２６を設けるために食刻されている。次に、一
連のフオトレジスト・マスク工程及び拡散工程を
用いて、N+型サブコレクタ２８及びP+型分離領
域３０が基板２０の表面に形成される。それか
ら、酸化物層２２が剥離されて、第３図に示され
ている如く、N-型エピタキシヤル層３２が成長
される。
次に、第４図に於て、更にマスク及び拡散工程
を用いて、表面からＮ型及びＰ型ドーパントが拡
散されて、上記N+型サブコレクタ２８に接続し
たN+型サブコレクタ導通領域３４及びより大き
なP+型分離領域３６が形成される。この構造体
上に、フイールド酸化物３８が成長され、P+型
分離領域３６上にはより厚く成長される。次に、
第５図に示されている如く、イオン注入を用い
て、分離領域３６内のN+型サブコレクタ２８の
一部の上の表面にＰ型ベース４０が形成される。
そのイオン注入は、フイールド酸化物３８を介し
て行われ、形成されたベース４０はN-型コレク
タ４２を限定する。フイールド酸化物３８は、イ
オン注入された領域の表面を保護するように働
く。
を用いて、表面からＮ型及びＰ型ドーパントが拡
散されて、上記N+型サブコレクタ２８に接続し
たN+型サブコレクタ導通領域３４及びより大き
なP+型分離領域３６が形成される。この構造体
上に、フイールド酸化物３８が成長され、P+型
分離領域３６上にはより厚く成長される。次に、
第５図に示されている如く、イオン注入を用い
て、分離領域３６内のN+型サブコレクタ２８の
一部の上の表面にＰ型ベース４０が形成される。
そのイオン注入は、フイールド酸化物３８を介し
て行われ、形成されたベース４０はN-型コレク
タ４２を限定する。フイールド酸化物３８は、イ
オン注入された領域の表面を保護するように働
く。
第６図に於て、フオトレジストの遮蔽マスク４
４が、P+型分離領域３６内のトランジスタ領域
を覆うために用いられ、それからＰ型の抵抗４６
を形成するために、もう１つのＰ型ドーパントの
イオン注入が、フイールド酸化物３８を介して行
われる。第７図に於て、更にマスクが施され、Ｐ
型ドーパントがフイールド酸化物３８を介してイ
オン注入されて、P+型ベース接点７８及びP+型
抵抗接点５０が形成される。次に、第８図に於
て、N+型ドーパントがベース４０中に拡散され
て、N+型エミツタ５２が形成される。その結果、
エミツタ５２、ベース４０及びコレクタ４２の間
に縦方向NPNトランジスタが形成される。フイ
ールド酸化物３８が、ベース４０の一部であるベ
ース接点４８、エミツタ５２、N+型サブコレク
タ導通領域３４、及び抵抗接点５０の上に於て選
択的にエツチングされる。最後に、ベース・リー
ド５４、エミツタ・リード５６、コレクタ・リー
ド５８及び抵抗リード６０を形成するために、相
互接続導体が表面上に所定のパターンに蒸着され
る。
４が、P+型分離領域３６内のトランジスタ領域
を覆うために用いられ、それからＰ型の抵抗４６
を形成するために、もう１つのＰ型ドーパントの
イオン注入が、フイールド酸化物３８を介して行
われる。第７図に於て、更にマスクが施され、Ｐ
型ドーパントがフイールド酸化物３８を介してイ
オン注入されて、P+型ベース接点７８及びP+型
抵抗接点５０が形成される。次に、第８図に於
て、N+型ドーパントがベース４０中に拡散され
て、N+型エミツタ５２が形成される。その結果、
エミツタ５２、ベース４０及びコレクタ４２の間
に縦方向NPNトランジスタが形成される。フイ
ールド酸化物３８が、ベース４０の一部であるベ
ース接点４８、エミツタ５２、N+型サブコレク
タ導通領域３４、及び抵抗接点５０の上に於て選
択的にエツチングされる。最後に、ベース・リー
ド５４、エミツタ・リード５６、コレクタ・リー
ド５８及び抵抗リード６０を形成するために、相
互接続導体が表面上に所定のパターンに蒸着され
る。
上記のNPN製造工程内でPNPトランジスタ、
特に横方向PNPトランジスタを製造する方法は
既に知られているが、それらのトランジスタは、
つきぬけ電圧が低い、電子なだれ降状電圧が低
い、又は利得及び周波数応答により測定される性
能が好ましくないという、前述の問題を有してい
る。
特に横方向PNPトランジスタを製造する方法は
既に知られているが、それらのトランジスタは、
つきぬけ電圧が低い、電子なだれ降状電圧が低
い、又は利得及び周波数応答により測定される性
能が好ましくないという、前述の問題を有してい
る。
IBM Technical Disclosure Bulletin、第13
巻、1970年、第1457頁に於けるE.A.Valsamakis
による“Lateral PNP with Gain Bandwidth
Product”と題する論文は、ベース領域内に勾配
を有するドーピングを与えることによりトランジ
スタの性能を増す方法を、横方向PNPトランジ
スタについて記載している。米国特許第3873989
号明細書は、ベースのドーピングが勾配を有して
いるPNPトランジスタのための全く異なる方法
について記載している。しかしながら、それらの
方法をどのようにすればNPN製造技術内に容易
に組込むことができるかについては知られていな
い。
巻、1970年、第1457頁に於けるE.A.Valsamakis
による“Lateral PNP with Gain Bandwidth
Product”と題する論文は、ベース領域内に勾配
を有するドーピングを与えることによりトランジ
スタの性能を増す方法を、横方向PNPトランジ
スタについて記載している。米国特許第3873989
号明細書は、ベースのドーピングが勾配を有して
いるPNPトランジスタのための全く異なる方法
について記載している。しかしながら、それらの
方法をどのようにすればNPN製造技術内に容易
に組込むことができるかについては知られていな
い。
［発明が解決しようとする問題点］
本発明の目的は、従来の標準的なNPN技術と
適合する、高いつきぬけ電圧及び高い電子なだれ
降状電圧を有する、高性能の横方向PNPトラン
ジスタを提供することである。
適合する、高いつきぬけ電圧及び高い電子なだれ
降状電圧を有する、高性能の横方向PNPトラン
ジスタを提供することである。
［問題点を解決するための手段］
本発明は、N+型領域及び該N+型領域上のN-
型領域を含む半導体領域と、上記N-型領域との
間にコレクタ−ベース接合を形成するように該
N-型領域中に設けられたP-型領域と、上記N-型
領域との間にエミツタ−ベース接合を形成するよ
うに該N-型領域中に上記P-型領域と離隔して設
けられた第1P+型領域と、コレクタ接点領域とし
て働き且つ上記P-型領域とともに勾配を有する
コレクタを形成するように、上記N-型領域中に
上記第1P+型領域と反対側に於て上記P-型領域に
隣接して設けられた、上記第1P+型領域と実質的
に同一の不純物濃度及び上記P-型領域と実質的
に同一の深さを有している第2P+型領域と、ベー
ス接点が形成されるように、上記半導体領域の表
面から上記N+型領域へ延びているN+型領域とを
有する、勾配を有するコレクタを有している横方
向PNPトランジスタを提供する。
型領域を含む半導体領域と、上記N-型領域との
間にコレクタ−ベース接合を形成するように該
N-型領域中に設けられたP-型領域と、上記N-型
領域との間にエミツタ−ベース接合を形成するよ
うに該N-型領域中に上記P-型領域と離隔して設
けられた第1P+型領域と、コレクタ接点領域とし
て働き且つ上記P-型領域とともに勾配を有する
コレクタを形成するように、上記N-型領域中に
上記第1P+型領域と反対側に於て上記P-型領域に
隣接して設けられた、上記第1P+型領域と実質的
に同一の不純物濃度及び上記P-型領域と実質的
に同一の深さを有している第2P+型領域と、ベー
ス接点が形成されるように、上記半導体領域の表
面から上記N+型領域へ延びているN+型領域とを
有する、勾配を有するコレクタを有している横方
向PNPトランジスタを提供する。
本発明は、NPN技術と適合し、高い性能及び
高い動作電圧を有する、横方向PNPトランジス
タを実現する。本発明に於ては、PNPトランジ
スタのエミツタとコレクタとの間のベース幅を限
定するために、NPN技術に於けるフイールド酸
化物を介しての抵抗のイオン注入が用いられる。
次に、第２フオトレジスト層が、ベース上の第１
フオトレジスト層の一部及びコレクタの一部の上
に付着される。上記フイールド酸化物が、エミツ
タ、及び上記第１及び第２フオトレジスト層によ
り覆われていないコレクタの領域から除かれる。
PNPトランジスタのエミツタ及びコレクタを形
成するために、NPN技術に於けるP+型接点の形
成が用いられる。その結果、PNPトランジスタ
は、勾配を有するコレクタを有する。
高い動作電圧を有する、横方向PNPトランジス
タを実現する。本発明に於ては、PNPトランジ
スタのエミツタとコレクタとの間のベース幅を限
定するために、NPN技術に於けるフイールド酸
化物を介しての抵抗のイオン注入が用いられる。
次に、第２フオトレジスト層が、ベース上の第１
フオトレジスト層の一部及びコレクタの一部の上
に付着される。上記フイールド酸化物が、エミツ
タ、及び上記第１及び第２フオトレジスト層によ
り覆われていないコレクタの領域から除かれる。
PNPトランジスタのエミツタ及びコレクタを形
成するために、NPN技術に於けるP+型接点の形
成が用いられる。その結果、PNPトランジスタ
は、勾配を有するコレクタを有する。
［実施例］
本発明による横方向PNPトランジスタは、第
２図乃至第８図に関して述べたNPN技術に容易
に組込まれる。本発明によるPNPトランジスタ
は、NPN技術に必要な処理工程に幾分修正を加
えるが、主な処理工程を更に必要とせずに、製造
される。
２図乃至第８図に関して述べたNPN技術に容易
に組込まれる。本発明によるPNPトランジスタ
は、NPN技術に必要な処理工程に幾分修正を加
えるが、主な処理工程を更に必要とせずに、製造
される。
第９図に於て、N-型エピタキシヤル層７０及
びその上のフイールド酸化物７２の構造体が、前
述のNPN技術に於ける第４図に示されている工
程により製造される。そのN-型エピタキシヤル
層７０は、例えば、第４図に示されている如く、
分離領域３６によりNPNトランジスタから分離
されたN-型エピタキシヤル層の部分７４である。
第１フオトレジスト層７６がフイールド酸化物７
２の薄い部分の上に付着され、該フオトレジスト
層７６の幅WBが、PNPトランジスタのベースの
幅を限定する。その第１フオトレジスト層は、Ｐ
型抵抗４６のイオン注入をマスクするために用い
られる。第６図に示されている遮蔽マスク４４と
同時に付着される。
びその上のフイールド酸化物７２の構造体が、前
述のNPN技術に於ける第４図に示されている工
程により製造される。そのN-型エピタキシヤル
層７０は、例えば、第４図に示されている如く、
分離領域３６によりNPNトランジスタから分離
されたN-型エピタキシヤル層の部分７４である。
第１フオトレジスト層７６がフイールド酸化物７
２の薄い部分の上に付着され、該フオトレジスト
層７６の幅WBが、PNPトランジスタのベースの
幅を限定する。その第１フオトレジスト層は、Ｐ
型抵抗４６のイオン注入をマスクするために用い
られる。第６図に示されている遮蔽マスク４４と
同時に付着される。
第１フオトレジスト層７６は、プラズマ又は紫
外線により硬化され、高温でポースト・ベーキン
グを施される。それから、フイールド酸化物７２
を介して行われる抵抗のイオン注入とともに、初
期のエミツタ領域７８及び初期のコレクタ領域８
０が形成される。
外線により硬化され、高温でポースト・ベーキン
グを施される。それから、フイールド酸化物７２
を介して行われる抵抗のイオン注入とともに、初
期のエミツタ領域７８及び初期のコレクタ領域８
０が形成される。
次に、第２フオトレジスト層８４及び８６が同
時に付着され、第１０図に示されている如く、エ
ミツタ接点開孔８８及びコレクタ接点開孔８９を
限定するようにパターン化される。第２フオトレ
ジスト層８６は、第１０図に示されている如く、
第１フオトレジスト層に部分的に重なり、又初期
のコレクタ領域８０の一部に重なつている。第２
フオトレジスト層８４は、第７図に示されている
NPNトランジスタに於けるＰ型抵抗４６及びベ
ース接点４８のイオン注入開孔を覆つている。従
つて、第１フオトレジスト層７６は、PNPトラ
ンジスタのエミツタ−ベース接合を限定してい
る。そのエミツタ−ベース接合は自己整合されて
おり、それらの２つのレベルのフオトレジスト層
の間の誤差を更に考慮する必要がない。NPN技
術内に横方向PNPトランジスタを組込む従来の
方法に於ては、第１フオトレジスト層７６が除か
れて、第２フオトレジスト層８６により置換えら
れていた。従つて、その第２フオトレジスト層
は、ベースに関して対称的でなければならず、後
述する勾配を有するコレクタを設けることができ
なかつた。更に、そのエミツタ−ベース接合は、
自己整合されておらず、従つて２つのレベルのフ
オトレジスト層７６及び８６の間の誤差を補償す
るために、より大きなエミツタ領域を必要とし
た。
時に付着され、第１０図に示されている如く、エ
ミツタ接点開孔８８及びコレクタ接点開孔８９を
限定するようにパターン化される。第２フオトレ
ジスト層８６は、第１０図に示されている如く、
第１フオトレジスト層に部分的に重なり、又初期
のコレクタ領域８０の一部に重なつている。第２
フオトレジスト層８４は、第７図に示されている
NPNトランジスタに於けるＰ型抵抗４６及びベ
ース接点４８のイオン注入開孔を覆つている。従
つて、第１フオトレジスト層７６は、PNPトラ
ンジスタのエミツタ−ベース接合を限定してい
る。そのエミツタ−ベース接合は自己整合されて
おり、それらの２つのレベルのフオトレジスト層
の間の誤差を更に考慮する必要がない。NPN技
術内に横方向PNPトランジスタを組込む従来の
方法に於ては、第１フオトレジスト層７６が除か
れて、第２フオトレジスト層８６により置換えら
れていた。従つて、その第２フオトレジスト層
は、ベースに関して対称的でなければならず、後
述する勾配を有するコレクタを設けることができ
なかつた。更に、そのエミツタ−ベース接合は、
自己整合されておらず、従つて２つのレベルのフ
オトレジスト層７６及び８６の間の誤差を補償す
るために、より大きなエミツタ領域を必要とし
た。
次に、第１１図に示されている如く、エミツタ
接点開孔８８及びコレクタ接点開孔８９が、フイ
ールド酸化物７２を反応性イオン・エツチングす
ることにより形成される。初期のエミツタ領域７
８の全て及び初期のコレクタ領域８０の一部が、
それらの開孔によつて露出される。それから、エ
ミツタ接点及びコレクタ接点が、それらの２つの
領域を縮退させ又は略縮退させるように硼素を高
注入量でイオン注入することによつて形成され
る。第１図に示されている如く、２つのレベルの
フオトレジスト層７６並びに８４及び８６が剥離
され、相互接続導体９０及び９１が付着される。
そのパターンは、露出されていた初期エミツタ領
域７８の全て及び初期コレクタ領域８０の一部を
覆つている。相互接続導体９０及び９１には、ア
ルミニウム−シリコン−銅の合金又は高濃度にド
ーピングされたＰ型多結晶シリコンを用いること
ができる。高濃度にドーピングされたＰ型多結晶
シリコンが用いられる場合には、エミツタ／コレ
クタのイオン注入工程を除くことができる。その
代りに、多結晶シリコンの相互接続導体９０及び
９１からＰ型ドーパントをドライブ・インさせ
て、P+型エミツタ９２及びP+型コレクタ接点９
４を形成するために、熱処理工程が行われる。こ
のドライブ・インに於て更にドーピングされない
初期コレクタ領域８０の部分が、主要コレクタ９
６を形成する。主要コレクタ９６とP+型コレク
タ接点９４との組合せが、勾配を有するコレクタ
を形成する。
接点開孔８８及びコレクタ接点開孔８９が、フイ
ールド酸化物７２を反応性イオン・エツチングす
ることにより形成される。初期のエミツタ領域７
８の全て及び初期のコレクタ領域８０の一部が、
それらの開孔によつて露出される。それから、エ
ミツタ接点及びコレクタ接点が、それらの２つの
領域を縮退させ又は略縮退させるように硼素を高
注入量でイオン注入することによつて形成され
る。第１図に示されている如く、２つのレベルの
フオトレジスト層７６並びに８４及び８６が剥離
され、相互接続導体９０及び９１が付着される。
そのパターンは、露出されていた初期エミツタ領
域７８の全て及び初期コレクタ領域８０の一部を
覆つている。相互接続導体９０及び９１には、ア
ルミニウム−シリコン−銅の合金又は高濃度にド
ーピングされたＰ型多結晶シリコンを用いること
ができる。高濃度にドーピングされたＰ型多結晶
シリコンが用いられる場合には、エミツタ／コレ
クタのイオン注入工程を除くことができる。その
代りに、多結晶シリコンの相互接続導体９０及び
９１からＰ型ドーパントをドライブ・インさせ
て、P+型エミツタ９２及びP+型コレクタ接点９
４を形成するために、熱処理工程が行われる。こ
のドライブ・インに於て更にドーピングされない
初期コレクタ領域８０の部分が、主要コレクタ９
６を形成する。主要コレクタ９６とP+型コレク
タ接点９４との組合せが、勾配を有するコレクタ
を形成する。
上記ドライブ・インの結果生じるドーピング・
プロフイルが、第１２図に於て、プロフイル９８
により示されている。プロフイル８２は、基板２
０の表面から約0.7μmの深さを有するエピタキシ
ヤル層７０のドーピング・プロフイルである。プ
ロフイル８３は、約0.5μmの深さを有する抵抗の
イオン注入によつて導入されたアクセプタ濃度を
表わしている。第１２図に示されているプロフイ
ルは、注入後の熱処理によつて拡大されている、
最終的プロフイルである。勿論、プロフイル８３
により表わされるアクセプタ濃度NAが、プロフ
イル８２により表わされるドナー濃度NDよりも
低い場合には、有効キヤリアの型及び濃度がより
大きな値で表わされる。２つのＰ型のプロフイル
８３及び９８から明らかであるように、コレクタ
接点９４は、単なる表面接点でなく、主要コレク
タ９６と略同じ深さ迄延びている。その結果、導
電路が、コレクタ９６及び９４中へ実質的に水平
方向に生じる。エミツタ９２の領域中へ更に垂直
に導電路が生じないことにより、垂直な注入によ
つて生じるPNPトランジスタのエミツタ側に於
ける遅い応答が除かれる。Ｎ型のドーピング・プ
ロフイル８２はベースのプロフイルであり、Ｐ型
のドーピング・プロフイル８３は主要コレクタ９
６のプロフイルであり、Ｐ型のドーピング・プロ
フイル９８はエミツタ９２及びコレクタ接点９４
のプロフイルである。又、第１１図に於ては示さ
れていないが、横方向PNPトランジスタの構造
体には、N-ベース７０へのN+型型導通領域１０
６も含まれている。この導通領域は、第８図の
NPNトランジスタに於けるN+型サブコレクタ２
８への導通領域３４と同様である。両方の導通領
域は、埋込まれた領域へ表面接点を設けるとい
う、同一の目的を果す。
プロフイルが、第１２図に於て、プロフイル９８
により示されている。プロフイル８２は、基板２
０の表面から約0.7μmの深さを有するエピタキシ
ヤル層７０のドーピング・プロフイルである。プ
ロフイル８３は、約0.5μmの深さを有する抵抗の
イオン注入によつて導入されたアクセプタ濃度を
表わしている。第１２図に示されているプロフイ
ルは、注入後の熱処理によつて拡大されている、
最終的プロフイルである。勿論、プロフイル８３
により表わされるアクセプタ濃度NAが、プロフ
イル８２により表わされるドナー濃度NDよりも
低い場合には、有効キヤリアの型及び濃度がより
大きな値で表わされる。２つのＰ型のプロフイル
８３及び９８から明らかであるように、コレクタ
接点９４は、単なる表面接点でなく、主要コレク
タ９６と略同じ深さ迄延びている。その結果、導
電路が、コレクタ９６及び９４中へ実質的に水平
方向に生じる。エミツタ９２の領域中へ更に垂直
に導電路が生じないことにより、垂直な注入によ
つて生じるPNPトランジスタのエミツタ側に於
ける遅い応答が除かれる。Ｎ型のドーピング・プ
ロフイル８２はベースのプロフイルであり、Ｐ型
のドーピング・プロフイル８３は主要コレクタ９
６のプロフイルであり、Ｐ型のドーピング・プロ
フイル９８はエミツタ９２及びコレクタ接点９４
のプロフイルである。又、第１１図に於ては示さ
れていないが、横方向PNPトランジスタの構造
体には、N-ベース７０へのN+型型導通領域１０
６も含まれている。この導通領域は、第８図の
NPNトランジスタに於けるN+型サブコレクタ２
８への導通領域３４と同様である。両方の導通領
域は、埋込まれた領域へ表面接点を設けるとい
う、同一の目的を果す。
第１図に示されている本発明による横方向
PNPトランジスタは、NPN技術と適合するだけ
でなく、次に示す利点を有している。ベース幅
WBは、単一のフオトレジスト層７６によつて限
定され、後の熱処理工程に於て更に生じる側方拡
散は制御可能である。エミツタ−ベース接合が自
己整合されており、従つてエミツタ９２は最小限
の表面積で設計することができる。小さなエミツ
タ９２は、縦方向の注入を減少させて、より効率
の高い横方向の注入を生ぜしめて、低いキヤパシ
タンスを有し、従つてより迅速なトランジスタ及
びより高い電流利得を有するトランジスタを与え
る。主要コレクタ９６は、低いドーピング即ち高
抵抗を有し、従つてベース−コレクタ接合に於け
る電場の強さを減少させるように働いて、コレク
タ−ベース接合に於けるつきぬけ電圧を上昇さ
せ、電子なだれの増幅を減少させる。高濃度にド
ーピングされている比較的大きなP+型コレクタ
接点９４は、コレクタの抵抗を減少させる。
PNPトランジスタは、NPN技術と適合するだけ
でなく、次に示す利点を有している。ベース幅
WBは、単一のフオトレジスト層７６によつて限
定され、後の熱処理工程に於て更に生じる側方拡
散は制御可能である。エミツタ−ベース接合が自
己整合されており、従つてエミツタ９２は最小限
の表面積で設計することができる。小さなエミツ
タ９２は、縦方向の注入を減少させて、より効率
の高い横方向の注入を生ぜしめて、低いキヤパシ
タンスを有し、従つてより迅速なトランジスタ及
びより高い電流利得を有するトランジスタを与え
る。主要コレクタ９６は、低いドーピング即ち高
抵抗を有し、従つてベース−コレクタ接合に於け
る電場の強さを減少させるように働いて、コレク
タ−ベース接合に於けるつきぬけ電圧を上昇さ
せ、電子なだれの増幅を減少させる。高濃度にド
ーピングされている比較的大きなP+型コレクタ
接点９４は、コレクタの抵抗を減少させる。
本発明の他の実施例によるPNPトランジスタ
が第１３図に示されている。素子の限定は、N+
型エピタキシヤル層７１に達する厚い酸化物領域
１００及び１０２（浅いSiO2の溝とも呼ばれる）
によつて行われる。素子の分離は、P-型基板２
０に達する。P+型分離領域３６に代る、より深
い酸化物領域１０４（深いSiO2の溝とも呼ばれ
る）によつて行われる。N+型エピタキシヤル層
７１に達するN+型導通領域１０６は、ベース７
０に接点を与える。他の点に於ては、この素子
は、第１図に示されているPNPトランジスタと
同様である。
が第１３図に示されている。素子の限定は、N+
型エピタキシヤル層７１に達する厚い酸化物領域
１００及び１０２（浅いSiO2の溝とも呼ばれる）
によつて行われる。素子の分離は、P-型基板２
０に達する。P+型分離領域３６に代る、より深
い酸化物領域１０４（深いSiO2の溝とも呼ばれ
る）によつて行われる。N+型エピタキシヤル層
７１に達するN+型導通領域１０６は、ベース７
０に接点を与える。他の点に於ては、この素子
は、第１図に示されているPNPトランジスタと
同様である。
第１３図に示されているPNPトランジスタに
於て、ベース幅WBが1.5μmであり、エミツタ領
域が8.2μm2である場合には、電流利得は、VEB＝
0.6Vに於て４３であり（IC＝82nA）、VEB＝0.9V
に於て2.2である（IC＝0.32mA）。12.7μm2のエミ
ツタ領域を有し、エミツタ及びコレクタの両方に
抵抗のイオン注入を用いている従来の横方向
PNPトランジスタと比べると、上記素子はVEB＝
0.9Vに於て２倍の電流利得を有し、エミツタ−
ベース接合に於て27％小さいキヤパシタンスを有
している。
於て、ベース幅WBが1.5μmであり、エミツタ領
域が8.2μm2である場合には、電流利得は、VEB＝
0.6Vに於て４３であり（IC＝82nA）、VEB＝0.9V
に於て2.2である（IC＝0.32mA）。12.7μm2のエミ
ツタ領域を有し、エミツタ及びコレクタの両方に
抵抗のイオン注入を用いている従来の横方向
PNPトランジスタと比べると、上記素子はVEB＝
0.9Vに於て２倍の電流利得を有し、エミツタ−
ベース接合に於て27％小さいキヤパシタンスを有
している。
［発明の効果］
本発明によれば、従来の標準的なNPN技術と
適合する、高いつきぬけ電圧及び高い電子なだれ
降状電圧を有する。高性能の横方向PNPトラン
ジスタが得られる。
適合する、高いつきぬけ電圧及び高い電子なだれ
降状電圧を有する。高性能の横方向PNPトラン
ジスタが得られる。
第１図は本発明の一実施例によるPNPトラン
ジスタを示す断面図、第２図乃至第８図は従来の
縦方向NPNトランジスタの製造方法を示す断面
図、第９図乃至第１１図は第１図のPNPトラン
ジスタの製造方法を示す断面図、第１２図は本発
明に従つて形成されたPNPトランジスタに於け
るドーピング・プロフイルを示すグラフ、第１３
図は本発明の他の実施例によるPNPトランジス
タを示す断面図である。 ２０……シリコン基板、２２……酸化物層、２
４……コレクタ開孔、２６……分離開孔、２８…
…サブコレクタ、３０，３６……分離領域、３
２，７１……エピタキシヤル層、３４，１０６…
…サブコレクタ導通領域、３８，７２……フイー
ルド酸化物、４０……ベース、４２……コレク
タ、４４……遮蔽マスク、４６……抵抗、４８…
…ベース接点、５０……抵抗接点、５２，９２…
…エミツタ、５４……ベース・リード、５６……
エミツタ・リード、５８……コレクタ・リード、
６０……抵抗リード、７０……エピタキシヤル層
（ベース）、７４……NPNトランジスタから分離
されたエピタキシヤル層の部分、７６……第１フ
オトレジスト層、７８……初期エミツタ領域、８
０……初期コレクタ領域、８２，８３，９８……
ドーピング・プロフイル、８４，８６……第２フ
オトレジスト層、８８……エミツタ接点開孔、８
９……コレクタ接点開孔、９０，９１……相互接
続導体、９４……コレクタ接点、９６……主要コ
レクタ、１００，１０２……酸化物領域（浅い
SiO2の溝）、１０４……酸化物領域（深いSiO2の
溝）。
ジスタを示す断面図、第２図乃至第８図は従来の
縦方向NPNトランジスタの製造方法を示す断面
図、第９図乃至第１１図は第１図のPNPトラン
ジスタの製造方法を示す断面図、第１２図は本発
明に従つて形成されたPNPトランジスタに於け
るドーピング・プロフイルを示すグラフ、第１３
図は本発明の他の実施例によるPNPトランジス
タを示す断面図である。 ２０……シリコン基板、２２……酸化物層、２
４……コレクタ開孔、２６……分離開孔、２８…
…サブコレクタ、３０，３６……分離領域、３
２，７１……エピタキシヤル層、３４，１０６…
…サブコレクタ導通領域、３８，７２……フイー
ルド酸化物、４０……ベース、４２……コレク
タ、４４……遮蔽マスク、４６……抵抗、４８…
…ベース接点、５０……抵抗接点、５２，９２…
…エミツタ、５４……ベース・リード、５６……
エミツタ・リード、５８……コレクタ・リード、
６０……抵抗リード、７０……エピタキシヤル層
（ベース）、７４……NPNトランジスタから分離
されたエピタキシヤル層の部分、７６……第１フ
オトレジスト層、７８……初期エミツタ領域、８
０……初期コレクタ領域、８２，８３，９８……
ドーピング・プロフイル、８４，８６……第２フ
オトレジスト層、８８……エミツタ接点開孔、８
９……コレクタ接点開孔、９０，９１……相互接
続導体、９４……コレクタ接点、９６……主要コ
レクタ、１００，１０２……酸化物領域（浅い
SiO2の溝）、１０４……酸化物領域（深いSiO2の
溝）。
Claims (1)
- 【特許請求の範囲】 １ 絶縁分離された第１導電型領域を有する半導
体基板を準備し、 前記第１導電型領域の上にベース幅を規定する
第１マスク層を形成し、 前記第１マスク層で覆われていない前記第１導
電型領域へ第２導電型ドーパントを注入してコレ
クタ・ベース接合を規定する第２導電型領域を形
成し、 前記第１マスク層の一部分及びコレクタ領域と
なる前記第２導電型領域の一部分を覆う第２マス
ク層を形成し、 前記第１マスク層及び第２マスク層で覆われて
いない前記第２導電型領域へ第２導電型ドーパン
トを注入してエミツタ領域及びコレクタ接点領域
を形成する、ことを含むトランジスタの製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US558740 | 1983-12-06 | ||
| US06/558,740 US4510676A (en) | 1983-12-06 | 1983-12-06 | Method of fabricating a lateral PNP transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60124869A JPS60124869A (ja) | 1985-07-03 |
| JPH0420265B2 true JPH0420265B2 (ja) | 1992-04-02 |
Family
ID=24230788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59149813A Granted JPS60124869A (ja) | 1983-12-06 | 1984-07-20 | トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4510676A (ja) |
| EP (1) | EP0144823B1 (ja) |
| JP (1) | JPS60124869A (ja) |
| DE (1) | DE3485457D1 (ja) |
Families Citing this family (20)
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| EP0093304B1 (en) * | 1982-04-19 | 1986-01-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor ic and method of making the same |
| JPS5994861A (ja) * | 1982-11-24 | 1984-05-31 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| US4887145A (en) * | 1985-12-04 | 1989-12-12 | Hitachi, Ltd. | Semiconductor device in which electrodes are formed in a self-aligned manner |
| DE3545244A1 (de) * | 1985-12-20 | 1987-06-25 | Licentia Gmbh | Strukturierter halbleiterkoerper |
| FR2592525B1 (fr) * | 1985-12-31 | 1988-02-12 | Radiotechnique Compelec | Procede de fabrication d'un transistor lateral integre et circuit integre le comprenant |
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| JP2635961B2 (ja) * | 1986-09-26 | 1997-07-30 | 株式会社日立製作所 | 半導体装置の製造方法 |
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| EP0144823A2 (en) | 1985-06-19 |
| US4510676A (en) | 1985-04-16 |
| JPS60124869A (ja) | 1985-07-03 |
| EP0144823A3 (en) | 1987-05-13 |
| EP0144823B1 (en) | 1992-01-15 |
| DE3485457D1 (de) | 1992-02-27 |
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