JPS6228577B2 - - Google Patents
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- JPS6228577B2 JPS6228577B2 JP52041926A JP4192677A JPS6228577B2 JP S6228577 B2 JPS6228577 B2 JP S6228577B2 JP 52041926 A JP52041926 A JP 52041926A JP 4192677 A JP4192677 A JP 4192677A JP S6228577 B2 JPS6228577 B2 JP S6228577B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
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- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
-
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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Description
【発明の詳細な説明】
〔発明の目的〕（産業上の利用分野）
この発明は半導体電子回路に関し、特に絶縁領
域の側壁に沿う表面反転層を防ぐ手段を選択的に
配置することを特徴とする誘電体絶縁法およびそ
の構造物に関するものである。たとえば、インテ
グレーテツド・インジエクシヨン・ロジツク
（IIL）において複数の活性ベース領域間に誘電体
分離領域が設けられる。
域の側壁に沿う表面反転層を防ぐ手段を選択的に
配置することを特徴とする誘電体絶縁法およびそ
の構造物に関するものである。たとえば、インテ
グレーテツド・インジエクシヨン・ロジツク
（IIL）において複数の活性ベース領域間に誘電体
分離領域が設けられる。
（従来技術と問題点）
インテグレーテツド・インジエクシヨン・ロジ
ツク（I2L）は一般に、PNP横型（ラテラル）ト
ランジスタが倒立型マルチ・コレクタのNPN縦
型（バーテイカル）トランジスタと組み合わされ
て、高い実装密度ときわめて低い速度・電力積
（Ｐτ積）を与える回路構成であると定義でき
る。最近までこのような回路は、倒立型NPNト
ランジスタの電流利得が低く、コレクタ・ベース
間破壊電圧が低く、そしてコレクタ・ベース間容
量が高いので商業用として魅力があるとは考えら
れなかつた。
ツク（I2L）は一般に、PNP横型（ラテラル）ト
ランジスタが倒立型マルチ・コレクタのNPN縦
型（バーテイカル）トランジスタと組み合わされ
て、高い実装密度ときわめて低い速度・電力積
（Ｐτ積）を与える回路構成であると定義でき
る。最近までこのような回路は、倒立型NPNト
ランジスタの電流利得が低く、コレクタ・ベース
間破壊電圧が低く、そしてコレクタ・ベース間容
量が高いので商業用として魅力があるとは考えら
れなかつた。
逆方向の電流利得が低いのは、コレクタ対エミ
ツタの面積比がきわめて不具合であり、エミツタ
効率が低く、しかも電子流のドリフトおよび拡散
の成分を反対方向に進ませるドリフト電界がベー
スにあるからであつた。コレクタ・ベース間の容
量が高く、破壊電圧が低いのは、拡散されたベー
ス・プロフアイルの高濃度表面部分にコレクタが
置かれるからであつた。
ツタの面積比がきわめて不具合であり、エミツタ
効率が低く、しかも電子流のドリフトおよび拡散
の成分を反対方向に進ませるドリフト電界がベー
スにあるからであつた。コレクタ・ベース間の容
量が高く、破壊電圧が低いのは、拡散されたベー
ス・プロフアイルの高濃度表面部分にコレクタが
置かれるからであつた。
これらの欠点の多くは、拡散されたベースの濃
度勾配の方向を逆にするイオン・インプランテー
シヨン・ベース領域の開発により、また活性ベー
ス領域にオーム接触を与えかつ活性エミツタ・ベ
ース領域を面積を限定しそれによつてデバイスの
「活性」コレクタ対エミツタの面積比を増大させ
る高濃度ドープの外部（extrinsic）ベース領域
を用いることによつて、最近克服された。たとえ
ば、ベンジヤミンJ.スローン、ジユニアの1975年
６月19日付米国特許出願第588255号を参照された
い。
度勾配の方向を逆にするイオン・インプランテー
シヨン・ベース領域の開発により、また活性ベー
ス領域にオーム接触を与えかつ活性エミツタ・ベ
ース領域を面積を限定しそれによつてデバイスの
「活性」コレクタ対エミツタの面積比を増大させ
る高濃度ドープの外部（extrinsic）ベース領域
を用いることによつて、最近克服された。たとえ
ば、ベンジヤミンJ.スローン、ジユニアの1975年
６月19日付米国特許出願第588255号を参照された
い。
さらにこのようなI2L回路の速度の増大は、基
板と外部ベース領域との間の寄生容量を減少させ
ることによつて達成される。初期の構造の変形と
して酸化物分離が提案されたが、特に前記スロー
ンの出願した構造のような新型のI2Lと組み合わ
せて実際に用いることのできる具体的分離工程が
得られなかつた。
板と外部ベース領域との間の寄生容量を減少させ
ることによつて達成される。初期の構造の変形と
して酸化物分離が提案されたが、特に前記スロー
ンの出願した構造のような新型のI2Lと組み合わ
せて実際に用いることのできる具体的分離工程が
得られなかつた。
〔発明の構成〕（解決手段と作用）
本発明の方法が製造しようとする構造の１例に
よれば半導体I2L回路は、二つ以上のコレクタ・
ベース領域間に延び、それらを相互に分離する誘
電体領域を備えると共に、分離壁に隣接する活性
ベース領域の境界に沿つて反転チヤンネルを作ら
ないようにする手段を有する。
よれば半導体I2L回路は、二つ以上のコレクタ・
ベース領域間に延び、それらを相互に分離する誘
電体領域を備えると共に、分離壁に隣接する活性
ベース領域の境界に沿つて反転チヤンネルを作ら
ないようにする手段を有する。
本発明の一つの態様は、チヤンネルストツプ層
が絶縁領域の下にわたらないように、絶縁領域の
側壁に沿つて選択的に配置されるチヤンネルスト
ツプ層を作る工程に関する。この方法は、分離領
域が作られるべき面積を定めて露出させるように
半導体スライス上に適当なマスク層をかたどる工
程と、次に半導体表面の露出面積に適当なドープ
剤（不純物）を選択的に拡散させる工程と、さら
に同じマスク開口を通して半導体スライスをエツ
チし、それによつて拡散領域の縦方向に関しては
全部を取り除く一方、横方向に関しては拡散した
領域の少なくとも一部を損わずに残す工程と、を
有する。次にこのエツチされたモート（moat）
は再び同じマスク開孔を用いて選択的に酸化さ
れ、それによつて残された横拡散部分に隣接する
分離領域を作成する。このようにして、前記酸化
領域により分離された活性Ｐ―ベース部分を有す
るI2Lデバイスの各領域を作成すると、チヤンネ
ル反転は分離側壁に隣接する横拡散部分により防
止される。
が絶縁領域の下にわたらないように、絶縁領域の
側壁に沿つて選択的に配置されるチヤンネルスト
ツプ層を作る工程に関する。この方法は、分離領
域が作られるべき面積を定めて露出させるように
半導体スライス上に適当なマスク層をかたどる工
程と、次に半導体表面の露出面積に適当なドープ
剤（不純物）を選択的に拡散させる工程と、さら
に同じマスク開口を通して半導体スライスをエツ
チし、それによつて拡散領域の縦方向に関しては
全部を取り除く一方、横方向に関しては拡散した
領域の少なくとも一部を損わずに残す工程と、を
有する。次にこのエツチされたモート（moat）
は再び同じマスク開孔を用いて選択的に酸化さ
れ、それによつて残された横拡散部分に隣接する
分離領域を作成する。このようにして、前記酸化
領域により分離された活性Ｐ―ベース部分を有す
るI2Lデバイスの各領域を作成すると、チヤンネ
ル反転は分離側壁に隣接する横拡散部分により防
止される。
共通の外部ベース部分に接続さた同一トランジ
スタ内において複数の活性ベース部分を誘電体分
離することにより、マルチコレクタ間の干渉など
が防止される。
スタ内において複数の活性ベース部分を誘電体分
離することにより、マルチコレクタ間の干渉など
が防止される。
前述のような側壁分離工程は特にI2Lベース領
域の分離用に開発されたものであるが、側壁にチ
ヤンネル・ストツプ領域を設けることが望まれる
他の酸化分離集積回路にもこうした分離方法が適
用できることは当業者にとつて明白であると思わ
れる。
域の分離用に開発されたものであるが、側壁にチ
ヤンネル・ストツプ領域を設けることが望まれる
他の酸化分離集積回路にもこうした分離方法が適
用できることは当業者にとつて明白であると思わ
れる。
（実施例）
第１図および第２図において、好適実施例は、
縦型の倒立型マルチ・コレクタトNPNランジス
タのエミツタとして働く抵抗率0.005〜0.05Ω−
cmのN+基板１１と、残りの活性領域がつくられ
かつ酸化物ガード・リング１３が配置される抵抗
率0.3〜2.0Ω−cmの厚さ１ミクロンのＮ―エピタ
キシヤル層１２と、によつて構成されるのが示さ
れる。倒立型NPNトランジスタの活性ベース領
域１４の周囲は、部分的にベース４１の不活性部
分すなわちイクストリンジツクな部分を構成する
P+領域１５によつて画定される。この層は25〜
30Ω／□のシート抵抗を有するが、これは直列ベ
ース抵抗を有効に減少させ、良好なオーム接触が
得られる高濃度ドープを表面に与える。活性ベー
ス領域は、好適ビーム・エネルギが400〜600KeV
の範囲にある約1012cm-3の高エネルギ、低濃度硼
素のイオン・インプラントによつて作られる。
縦型の倒立型マルチ・コレクタトNPNランジス
タのエミツタとして働く抵抗率0.005〜0.05Ω−
cmのN+基板１１と、残りの活性領域がつくられ
かつ酸化物ガード・リング１３が配置される抵抗
率0.3〜2.0Ω−cmの厚さ１ミクロンのＮ―エピタ
キシヤル層１２と、によつて構成されるのが示さ
れる。倒立型NPNトランジスタの活性ベース領
域１４の周囲は、部分的にベース４１の不活性部
分すなわちイクストリンジツクな部分を構成する
P+領域１５によつて画定される。この層は25〜
30Ω／□のシート抵抗を有するが、これは直列ベ
ース抵抗を有効に減少させ、良好なオーム接触が
得られる高濃度ドープを表面に与える。活性ベー
ス領域は、好適ビーム・エネルギが400〜600KeV
の範囲にある約1012cm-3の高エネルギ、低濃度硼
素のイオン・インプラントによつて作られる。
高濃度ドープのP+外部（extrinsic）ベースに
は二つの重要な機能がある。すなわち(1)ベース電
流によるベースの異なる部分間の電圧差を減少
し、したがつてマルチ・コレクタ４２のインプラ
イト・ゲートに対してより一様な順エミツタ・ベ
ース・バイアスを与え、また(2)エミツタからP+
領域へ注入する電流の密度は同じエミツタ・ベー
ス電圧でエミツタからP-領域へ注入する電流の
密度よりも格段に低い。各活性エミツタ・ベース
領域の面積は酸化物ガード・リングとの組合せに
より部分的にP+領域１５によつて画定される。
したがつて、酸化物領域とP+領域との組合せは
支配的な電流注入の領域を各コレクタのすぐ下に
ある領域に限定し、実効コレクタ面積に対する実
効エミツタ面積の比を在来のI2Lに比べて50倍ま
で減少させる。その理由は実際のデバイス設計に
おいて外部ベース面積が活性ないしイントリンジ
ツクのベース面積の50倍も大きいことがあるから
である。
は二つの重要な機能がある。すなわち(1)ベース電
流によるベースの異なる部分間の電圧差を減少
し、したがつてマルチ・コレクタ４２のインプラ
イト・ゲートに対してより一様な順エミツタ・ベ
ース・バイアスを与え、また(2)エミツタからP+
領域へ注入する電流の密度は同じエミツタ・ベー
ス電圧でエミツタからP-領域へ注入する電流の
密度よりも格段に低い。各活性エミツタ・ベース
領域の面積は酸化物ガード・リングとの組合せに
より部分的にP+領域１５によつて画定される。
したがつて、酸化物領域とP+領域との組合せは
支配的な電流注入の領域を各コレクタのすぐ下に
ある領域に限定し、実効コレクタ面積に対する実
効エミツタ面積の比を在来のI2Lに比べて50倍ま
で減少させる。その理由は実際のデバイス設計に
おいて外部ベース面積が活性ないしイントリンジ
ツクのベース面積の50倍も大きいことがあるから
である。
P+チヤンネル・ストツプ領域１８は、酸化物
分離領域の側壁に沿つてNPNトランジスタのコ
レクタからエミツタへの表面反転層によるリーク
を防ぐので、本発明の一つの重要な特徴を構成す
る。P+チヤンネル・ストツプ領域が酸化物分離
領域の下に延びてはならないのは、これが絶縁さ
れたベース領域間に直接的電流通路を作るからで
あることは明らかであろう。
分離領域の側壁に沿つてNPNトランジスタのコ
レクタからエミツタへの表面反転層によるリーク
を防ぐので、本発明の一つの重要な特徴を構成す
る。P+チヤンネル・ストツプ領域が酸化物分離
領域の下に延びてはならないのは、これが絶縁さ
れたベース領域間に直接的電流通路を作るからで
あることは明らかであろう。
コレクタ領域１６は本質的にもとのエピタキシ
ヤル層１２に相当する。N+領域１７はコレクタ
領域へのオーム接触を容易にするため、50〜100
Ω／□のシート抵抗を持つ接触促進領域である。
ヤル層１２に相当する。N+領域１７はコレクタ
領域へのオーム接触を容易にするため、50〜100
Ω／□のシート抵抗を持つ接触促進領域である。
一つの代替実施例では、活性ベース領域はエネ
ルギ・レベル400KeV以下で低濃度に硼素をイン
プラントすることによつて作られるが、その場合
ベース領域はエピタキシヤル層１２の表面にまで
延びることがある。この場合、コレクタ領域は本
質的にN+領域１７によつて構成される。こうし
た実施例はいくぶん効率は低いが、400KeVとい
うような大きなビーム・エネルギがない場合の特
に有用な代替法である。
ルギ・レベル400KeV以下で低濃度に硼素をイン
プラントすることによつて作られるが、その場合
ベース領域はエピタキシヤル層１２の表面にまで
延びることがある。この場合、コレクタ領域は本
質的にN+領域１７によつて構成される。こうし
た実施例はいくぶん効率は低いが、400KeVとい
うような大きなビーム・エネルギがない場合の特
に有用な代替法である。
ラテラルPNPトランジスタの動作は、エピタキ
シヤル層１２の一部によつて分離されたP+領域
１５とインジエクタ４０に接続されるP+領域２
０とを組み合せることによつて得られる。領域２
０および１５の間隔はできるだけ狭く、すなわち
5.08〜12.7μとされる。
シヤル層１２の一部によつて分離されたP+領域
１５とインジエクタ４０に接続されるP+領域２
０とを組み合せることによつて得られる。領域２
０および１５の間隔はできるだけ狭く、すなわち
5.08〜12.7μとされる。
酸化物ガード・リング１３の周辺部分は、ユニ
ツト・セル全体を取り巻いて隣接セルから分離
し、さらにエピタキシヤル層１２の全厚さを貫通
することが望ましい。しかし多くの場合、ガー
ド・リングがこの実施例に示されるほど深くされ
ることは本質的なことではない。
ツト・セル全体を取り巻いて隣接セルから分離
し、さらにエピタキシヤル層１２の全厚さを貫通
することが望ましい。しかし多くの場合、ガー
ド・リングがこの実施例に示されるほど深くされ
ることは本質的なことではない。
第３図に示されるとおり、本発明の好適な工程
実施例は、アンチモンまたは砒素によつて、
0.005〜0.05Ω−cm（なるべく約0.01Ω−cm）まで
ドープされた基板１１の上に、抵抗率0.3〜2.0Ω
−cm、厚さ約１〜２ミクロンの層１２をエピタキ
シヤル成長させることで始まる。拡散、エツチ、
および酸化に耐えうる選択性マスク層が次に層１
２の上にかたどられる。マスク層は、酸化分離領
域を作りたい所でエピタキシヤル層１２の部分を
露出させる開孔３３を作るようにかたどられた酸
化シリコン層３１と窒化シリコン層３２とによつ
て構成される。
実施例は、アンチモンまたは砒素によつて、
0.005〜0.05Ω−cm（なるべく約0.01Ω−cm）まで
ドープされた基板１１の上に、抵抗率0.3〜2.0Ω
−cm、厚さ約１〜２ミクロンの層１２をエピタキ
シヤル成長させることで始まる。拡散、エツチ、
および酸化に耐えうる選択性マスク層が次に層１
２の上にかたどられる。マスク層は、酸化分離領
域を作りたい所でエピタキシヤル層１２の部分を
露出させる開孔３３を作るようにかたどられた酸
化シリコン層３１と窒化シリコン層３２とによつ
て構成される。
第４図に示されるとおり、半導体スライスは次
に約100Ω／□のシート抵抗を持つP+領域３４を
作るために、硼素拡散を選択的に受ける。この拡
散はPNPトランジスタのコレクタ・エミツタ間の
短絡を防ぐために、インジエクタP+領域２０と
コレクタP+領域１５との間の領域にある表面の
開孔３３からは除外される。
に約100Ω／□のシート抵抗を持つP+領域３４を
作るために、硼素拡散を選択的に受ける。この拡
散はPNPトランジスタのコレクタ・エミツタ間の
短絡を防ぐために、インジエクタP+領域２０と
コレクタP+領域１５との間の領域にある表面の
開孔３３からは除外される。
第５図に示されるとおり、半導体スライスは前
に作られたのと同じマスク開口を通して層１２の
図示された部分３５を取り除きうる選択的エツチ
工程を受ける。第５図に示されるとおり、周辺
の、横方向に拡散された領域３４を取り除かずに
領域３４の深さを越えるだけのエツチ深さをうる
ために、結晶配向に依存するエツチやプラズマ・
エツチのようなアンダーカツトのないエツチが要
求される。
に作られたのと同じマスク開口を通して層１２の
図示された部分３５を取り除きうる選択的エツチ
工程を受ける。第５図に示されるとおり、周辺
の、横方向に拡散された領域３４を取り除かずに
領域３４の深さを越えるだけのエツチ深さをうる
ために、結晶配向に依存するエツチやプラズマ・
エツチのようなアンダーカツトのないエツチが要
求される。
第６図に示されるとおり、第５図の構造物はさ
らに選択的に酸化されて、側壁に沿つて延在する
チヤンネル・ストツプ領域１８を備えた酸化物分
離領域１３の形成を完了する。P+拡散３４の深
さとモート３５のエツチ深さを調節することによ
つて、分離領域１３の表面がエピタキシヤル層１
２のもとの表面と実質的に共平面になるとき、酸
化工程は終る。たとえば、0.4ミクロンの拡散深
さと0.6ミクロンのエツチ深さにつづく1.1ミクロ
ンの酸化深さは、もとのシリコンに比べて酸化物
の密度が低いことによつて共平面を達成させう
る。
らに選択的に酸化されて、側壁に沿つて延在する
チヤンネル・ストツプ領域１８を備えた酸化物分
離領域１３の形成を完了する。P+拡散３４の深
さとモート３５のエツチ深さを調節することによ
つて、分離領域１３の表面がエピタキシヤル層１
２のもとの表面と実質的に共平面になるとき、酸
化工程は終る。たとえば、0.4ミクロンの拡散深
さと0.6ミクロンのエツチ深さにつづく1.1ミクロ
ンの酸化深さは、もとのシリコンに比べて酸化物
の密度が低いことによつて共平面を達成させう
る。
第７図に示されるとおり、この構造物は次に
P+領域１５の拡散を行い、続いてP-領域１４ａ
と１４ｂのインプランテーシヨンを行い、さらに
接触促進領域１７ａと１７ｂを形成することによ
つて完成される。側壁のチヤンネル・ストツプ領
域を必要としない酸化物ガード・リング１３の周
辺部分を除き、第７図には第１図の構造物に表わ
れるすべての領域が含まれることが認められよ
う。すなわち、酸化物分離領域１３は第５図のエ
ツチ工程と、第６図の酸化工程とによつて作られ
るが、第４図の拡散工程は不要である。
P+領域１５の拡散を行い、続いてP-領域１４ａ
と１４ｂのインプランテーシヨンを行い、さらに
接触促進領域１７ａと１７ｂを形成することによ
つて完成される。側壁のチヤンネル・ストツプ領
域を必要としない酸化物ガード・リング１３の周
辺部分を除き、第７図には第１図の構造物に表わ
れるすべての領域が含まれることが認められよ
う。すなわち、酸化物分離領域１３は第５図のエ
ツチ工程と、第６図の酸化工程とによつて作られ
るが、第４図の拡散工程は不要である。
第１図は本発明の一つの態様を現わす半導体デ
バイスを一部断面で表わした拡大斜視図であり、
第２図は第１図に示されたユニツト・セルの拡大
上面図であり、第３図〜第７図は第１図と第２図
のデバイスの側壁チヤンネルストツプの作成に用
いられる工程の順序を説明する半導体構造物の拡
大断面図である。 １１……N+基板；１２……N-エピタキシヤル
層；１３……酸化物ガード・リング；１４……活
性ベース領域；１４ａ，１４ｂ，１４ｃ……P-
領域；１５，２０，３４……P+領域；１６……
コレクタ領域；１７……N+領域；１７ａ，１７
ｂ，１７ｃ……接触促進領域；１８……P+チヤ
ンネル・ストツプ領域；３１……酸化シリコン
層；３２……窒化シリコン層；３３……開孔；３
５……モート；４０……インジエクタ；４１……
ベース；４２……コレクタ。
バイスを一部断面で表わした拡大斜視図であり、
第２図は第１図に示されたユニツト・セルの拡大
上面図であり、第３図〜第７図は第１図と第２図
のデバイスの側壁チヤンネルストツプの作成に用
いられる工程の順序を説明する半導体構造物の拡
大断面図である。 １１……N+基板；１２……N-エピタキシヤル
層；１３……酸化物ガード・リング；１４……活
性ベース領域；１４ａ，１４ｂ，１４ｃ……P-
領域；１５，２０，３４……P+領域；１６……
コレクタ領域；１７……N+領域；１７ａ，１７
ｂ，１７ｃ……接触促進領域；１８……P+チヤ
ンネル・ストツプ領域；３１……酸化シリコン
層；３２……窒化シリコン層；３３……開孔；３
５……モート；４０……インジエクタ；４１……
ベース；４２……コレクタ。
Claims (1)
- 【特許請求の範囲】 １ ベース領域が複数の低濃度の活性ベース部分
と１つの高濃度の外部ベース部分とを含む、倒立
型マルチ・コレクタトランジスタを有する半導体
IIL回路の製造方法であつて、 拡散、エツチング、酸化に対して耐性を有する
マスク層を半導体スライス上に形成する工程と、 このマスク層の一部を除去することによつてこ
のマスク層をパターン付けし、前記ベースないし
コレクタの２つの部分間に位置すべき前記半導体
スライスの領域を露出するマスク開口を画定する
工程と、 半導体スライスの前記露出領域に、前記マスク
開口を介して適当なドーパントを選択的に拡散
し、それにより縦方向に拡散した領域、横方向に
拡散した領域を作る工程と、 その後、同じマスク開口を介して、半導体スラ
イスの露出した部分を選択的にエツチングし、縦
方向に拡散した部分の全縦方向厚さを除去し、一
方横方向に拡散した部分の少なくとも一部を残す
工程と、 半導体スライスのエツチされた領域を選択的に
酸化し、前記横方向に拡散した部分の残存部分に
隣接する部分を有する酸化分離領域を形成し、前
記酸化分離領域で分離された複数の活性ベース部
分と複数の活性ベース部分に共通に接続された１
つの外部ベース部分とを含むデバイスを完成させ
る工程と、 を含み、前記活性ベース部分の分離境界に沿つて
チヤンネル反転を防止する、半導体IIL回路の製
造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US67602376A | 1976-04-12 | 1976-04-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52151575A JPS52151575A (en) | 1977-12-16 |
| JPS6228577B2 true JPS6228577B2 (ja) | 1987-06-22 |
Family
ID=24712903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4192677A Granted JPS52151575A (en) | 1976-04-12 | 1977-04-12 | Semiconductor i2l circuit and method of producing same |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4137109A (ja) |
| JP (1) | JPS52151575A (ja) |
| DE (1) | DE2716123C2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4268847A (en) * | 1977-09-16 | 1981-05-19 | Nippon Electric Co., Ltd. | Semiconductor device having an insulated gate type field effect transistor and method for producing the same |
| US4140558A (en) * | 1978-03-02 | 1979-02-20 | Bell Telephone Laboratories, Incorporated | Isolation of integrated circuits utilizing selective etching and diffusion |
| DE2816949C3 (de) * | 1978-04-19 | 1981-07-16 | Ibm Deutschland Gmbh, 7000 Stuttgart | Monolithisch integrierte Halbleiteranordnung und deren Verwendung zum Aufbau einer Speicheranordnung |
| JPS55153342A (en) * | 1979-05-18 | 1980-11-29 | Fujitsu Ltd | Semiconductor device and its manufacture |
| EP0051488B1 (en) * | 1980-11-06 | 1985-01-30 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device |
| US4373965A (en) * | 1980-12-22 | 1983-02-15 | Ncr Corporation | Suppression of parasitic sidewall transistors in locos structures |
| US4390802A (en) * | 1980-12-22 | 1983-06-28 | Motorola, Inc. | Low-voltage, high-noise immunity I2 L interface |
| DE3361832D1 (en) * | 1982-04-19 | 1986-02-27 | Matsushita Electric Ind Co Ltd | Semiconductor ic and method of making the same |
| US4546539A (en) * | 1982-12-08 | 1985-10-15 | Harris Corporation | I2 L Structure and fabrication process compatible with high voltage bipolar transistors |
| SE433787B (sv) * | 1983-07-15 | 1984-06-12 | Ericsson Telefon Ab L M | Multipel transistor med gemensam emitter och sparata kollektorer |
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| US4556585A (en) * | 1985-01-28 | 1985-12-03 | International Business Machines Corporation | Vertically isolated complementary transistors |
| US4721682A (en) * | 1985-09-25 | 1988-01-26 | Monolithic Memories, Inc. | Isolation and substrate connection for a bipolar integrated circuit |
| US4824797A (en) * | 1985-10-31 | 1989-04-25 | International Business Machines Corporation | Self-aligned channel stop |
| JPS61263150A (ja) * | 1986-01-10 | 1986-11-21 | Toshiba Corp | 半導体装置の製造方法 |
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| JPS4937585A (ja) * | 1972-08-09 | 1974-04-08 | ||
| JPS50152682A (ja) * | 1974-04-26 | 1975-12-08 |
Family Cites Families (12)
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| US3550260A (en) * | 1968-12-26 | 1970-12-29 | Motorola Inc | Method for making a hot carrier pn-diode |
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| NL170348C (nl) * | 1970-07-10 | 1982-10-18 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij op een oppervlak van een halfgeleiderlichaam een tegen dotering en tegen thermische oxydatie maskerend masker wordt aangebracht, de door de vensters in het masker vrijgelaten delen van het oppervlak worden onderworpen aan een etsbehandeling voor het vormen van verdiepingen en het halfgeleiderlichaam met het masker wordt onderworpen aan een thermische oxydatiebehandeling voor het vormen van een oxydepatroon dat de verdiepingen althans ten dele opvult. |
| NL170901C (nl) * | 1971-04-03 | 1983-01-03 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| DE2212168C2 (de) * | 1972-03-14 | 1982-10-21 | Ibm Deutschland Gmbh, 7000 Stuttgart | Monolithisch integrierte Halbleiteranordnung |
| JPS5228550B2 (ja) * | 1972-10-04 | 1977-07-27 | ||
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| US3909807A (en) * | 1974-09-03 | 1975-09-30 | Bell Telephone Labor Inc | Integrated circuit memory cell |
| US3962717A (en) * | 1974-10-29 | 1976-06-08 | Fairchild Camera And Instrument Corporation | Oxide isolated integrated injection logic with selective guard ring |
| US3982266A (en) * | 1974-12-09 | 1976-09-21 | Texas Instruments Incorporated | Integrated injection logic having high inverse current gain |
| CA1056513A (en) * | 1975-06-19 | 1979-06-12 | Benjamin J. Sloan (Jr.) | Integrated logic circuit and method of fabrication |
-
1977
- 1977-02-03 US US05/765,325 patent/US4137109A/en not_active Expired - Lifetime
- 1977-04-12 DE DE2716123A patent/DE2716123C2/de not_active Expired
- 1977-04-12 JP JP4192677A patent/JPS52151575A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3648125A (en) * | 1971-02-02 | 1972-03-07 | Fairchild Camera Instr Co | Method of fabricating integrated circuits with oxidized isolation and the resulting structure |
| JPS48101089A (ja) * | 1972-03-31 | 1973-12-20 | ||
| JPS4937585A (ja) * | 1972-08-09 | 1974-04-08 | ||
| JPS50152682A (ja) * | 1974-04-26 | 1975-12-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4137109A (en) | 1979-01-30 |
| DE2716123A1 (de) | 1977-10-20 |
| DE2716123C2 (de) | 1986-02-06 |
| JPS52151575A (en) | 1977-12-16 |
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