KR100925642B1 - 바이폴라 트랜지스터의 제조방법 - Google Patents

Abstract

본 발명은 바이폴라 트랜지스터의 제조방법에 관한 것으로, 제 1 도전형 웰이 형성된 반도체 기판에 고전압 소자의 제 2 도전형 웰을 형성하는 공정으로 바이폴라 트랜지스터 영역에 콜렉터를 형성하는 단계와, 상기 제 2 도전형 웰에 제 1 도전형 드리프트 영역을 형성하는 공정으로 상기 콜렉터 내부에 이미터를 형성하는 단계와, 상기 고전압 소자 영역 및 바이폴라 트랜지스터 영역에 필드 산화막을 형성하는 단계와, 상기 고전압 소자 영역에 형성된 필드 산화막의 내압을 증진시키기 위한 필드 스탑 이온 주입 공정을 상기 바이폴라 트랜지스터 영역의 전면에 실시하는 단계와, 상기 콜렉터를 포함하는 이미터 영역에 니트로그레이드 트윈 웰 공정으로 깊이를 제어하면서 베이스를 형성하는 단계를 포함하여 형성한다.

바이폴라 트랜지스터(Bipolar Transistor)

Description

바이폴라 트랜지스터의 제조방법{Method for Fabricating Bipolar Transistor}

도 1은 본 발명의 실시예에 따른 바이폴라 트랜지스터의 구조 단면도이고,

도 2a 내지 도 2f는 본 발명의 실시예에 따른 바이폴라 트랜지스터의 제조공정 단면도이다.

**도면의 주요 부분에 대한 부호 설명**

21 : 반도체 기판 22a : N웰

22b : 콜렉터 23 : p형 도전형 드리프트 영역

24a : n형 도전형 드리프트 영역 24b : 이미터

25 : 필드 산화막 26 : 베이스 도핑 영역

27 : 베이스 콘택 영역 28 : 소오스 콘택

29 : 드레인 콘택 30 : 베이스 콘택

31 : 벌크 콘택 32 : 콜렉터 콘택

33 : 이미터 콘택

본 발명은 반도체 소자에 관한 것으로 특히, 증폭 이득 및 항복 전압(Breakdown Voltage)을 향상시키기에 적합한 바이폴라 트랜지스터의 제조방법에 관한 것이다.

종래 바이폴라 트랜지스터(Bipolar Transistor)를 구현하기 위한 공정은 대략 70여 개의 단계로 이루어져 있으며, 고속이기는 하나 그 방법이 복잡하며 전력 소비가 많아 VLSI급 이상에서는 CMOS 구조가 주류를 이루고 있다.

바이폴라 트랜지스터의 구현은 일반적으로 이미터(E)-베이스(B)-콜렉터(C)의 기본 구조를 임플란테이션(Implantation)으로 도핑(Doping)한 후, 고온에서 장시간 디퓨젼(Diffusion)하는 공정이 대부분이며, 나머지는 포토 리소그래피(Photo Lithography) 공정과 식각(Etch) 공정이 반복되는 형태로 이루어져 있다.

일반적으로 대전력용이나 고주파용 바이폴라 트랜지스터에서는 베이스 폭 변화에 따라서 소자의 특성 변화가 심하기 때문에 베이스 폭(Base Width)을 좁게 제어하는 것이 중요하나, 종래에는 디퓨젼(Diffusion) 기법으로 레터럴(Lateral) 바이폴라 트랜지스터의 전극들을 제조하기 때문에 베이스 폭(W)을 좁게 제어하는 것이 현실적으로 매우 어렵다.

뿐만 아니라, 콜렉터의 직렬 저항을 감소시키기 위해서는 N+형 기판상에 성장시킨 에피택셜(Epitaxial)층을 사용하여야 하는 등의 제약이 따른다.

이러한 제약성 때문에 종래에 주류를 이루고 있는 CMOS 공정으로 순수하게 바이폴라를 구현하는데는 많은 어려움이 있어, 레터럴(Lateral) BJT 또는 BICOM 등과 같은 CMOS 기생(Parasitic) 바이폴라를 구현하는 것이 일반적인 추세이다.

그러나, 상기와 같은 종래 기술에 따른 바이폴라 트랜지스터는 다음과 같은 문제점이 있다.

첫째, 레터럴(Lateral)한 구조를 갖기 때문에 항복 전압(Breakdown voltage)이 낮아 고전압 소자에 적용하기 어렵다.

둘째, 디퓨젼 공정으로 전극을 형성하므로 베이스 폭을 작게 제어하기 어려우며 이루 인하여 순수 바이폴라 제조 공정에 의해 제작된 바이폴라 트랜지스터에 비해 증폭 이득이 저하된다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 항복 전압 및 증폭 이득을 향상시키기 위한 바이폴라 트랜지스터를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 바이폴라 트랜지스터의 제조방법은 제 1 도전형 웰이 형성된 반도체 기판에 고전압 소자의 제 2 도전형 웰을 형성하는 공정으로 바이폴라 트랜지스터 영역에 콜렉터를 형성하는 단계와, 상기 제 2 도전형 웰에 제 1 도전형 드리프트 영역을 형성하는 공정으로 상기 콜렉터 내부에 이미터를 형성하는 단계와, 상기 고전압 소자 영역 및 바이폴라 트랜지스터 영역에 필드 산화막을 형성하는 단계와, 상기 고전압 소자 영역에 형성된 필드 산화막의 내압을 증진시키기 위한 필드 스탑 이온 주입 공정을 상기 바이폴라 트랜지스터 영역의 전면에 실시하는 단계와, 상기 콜렉터를 포함하는 이미터 영역에 니트 로그레이드 트윈 웰 공정으로 깊이를 제어하면서 베이스를 형성하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.

본 발명에 대하여 논하기 전에 본 발명은 씨모스(CMOS) 공정과 동일 공정으로 형성되는 씨모스 기생 바이폴라 트랜지스터를 개시하는 것임을 명시한다.

또한, 이하에서 언급되는 정량적 수치는 0.35㎛, 18V 공정을 토대로 실시한 실험으로부터 얻어진 결과로 본 발명이 이러한 정량적 수치에 의해 한정되는 것은 아니다.

본 발명에 따른 바이폴라 트랜지스터는 도 1에 도시된 바와 같이 p형 도전형 반도체 기판(11)과, 상기 반도체 기판(11) 내에 약 4㎛의 깊이로 형성되는 n형 도전형 콜렉터(12)와, 상기 콜렉터(12)가 형성된 반도체 기판(11)의 일영역에 약 2㎛의 깊이로 형성되되 깊이에 따라서 단계적인 농도 프로파일을 갖는 p형 도전형 베이스(13)와, 상기 베이스(13)가 형성된 반도체 기판(11)의 일영역에 1㎛의 깊이로 형성되는 n형 도전형 이미터(14)와, 상기 이미터(14)가 형성되지 않은 베이스(13) 부분에 형성되는 콘택(17)과, 상기 콜렉터(12)와 베이스(13) 그리고 반도체 기판(11)의 표면에서 콜렉터(12)와 베이스(13), 베이스(13)와 이미터(14) 사이를 분리시키는 필드 산화막(16), 상기 콜렉터(12), 베이스(13), 이미터(14)에 각각 0.2㎛의 깊이로 형성되는 콘택(17)들로 구성된다.

이때, 상기 콜렉터(12)와 이미터(14)에 형성되는 콘택(17)은 고농도의 n형 도전형이며, 상기 베이스(13)에 형성되는 콘택(17)은 상기 p형 도핑 영역(15)내에 형성되며 고농도의 p형 도전형을 갖는다.

다음에, 상기와 같이 구성되는 본 발명에 따른 바이폴라 트랜지스터의 제조방법을 설명하면 다음과 같다.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조공정 단면도이다.

각 도면에서 좌측은 고전압 소자 영역의 제조 공정 단면도를 나타낸 것이고, 우측은 바이폴라 트랜지스터 영역의 제조 공정 단면도를 나타낸 것이다.

본 발명에 따른 바이폴라 트랜지스터의 제조방법은 우선, 도 2a에 도시된 바와 같이 고전압 소자 영역의 반도체 기판(21)에 n웰(N-Well)(22a)을 형성하기 위한 불순물 이온 주입 공정으로 바이폴라 트랜지스터 영역의 반도체 기판(21)에 콜렉터(Collector)(22b)를 형성한다.

이어, 도 2b에 도시된 바와 같이 고전압 소자의 DDD(Double Diffused Drain) 구조를 형성하기 위하여 p형 불순물 이온을 주입하여 상기 n웰(22a)의 소정 영역에 p형 도전형 드리프트 영역(23)을 형성하고, p형 도전형 드리프트 영역(23)이 형성되지 않은 n웰(22a)의 소정 영역에 n형 도전형 드리프트 영역(24a)을 형성하기 위한 n형 불순물 이온 주입 공정으로 바이폴라 트랜지스터 영역에서 상기 콜렉터(22b)가 형성된 반도체 기판(21)의 일부분에 이미터(24b)를 형성한다.

여기서, 상기 p형 도전형 드리프트 영역(23)을 형성하는 공정과, n형 도전형 드리프트 영역(24a) 및 이미터(24b)를 형성하는 공정은 그 순서를 바꾸어 진행하여도 무방하다.

이어, 도 2c에 도시된 바와 같이 상기 고전압 소자 영역에 필드 산화막(25)을 형성하기 위한 공정으로 바이폴라 트랜지스터 영역에 필드 산화막(25)을 형성한다.

이때, 특히 바이폴라 트랜지스터 영역의 필드 산화막(25)은 반도체 기판(21)의 표면부에서 바이폴라 트랜지스터의 전극들 즉, 이미터, 베이스, 콜렉터간에 레터럴 펀치 쓰루(Lateral Punch through)가 발생되지 않도록 상기 이미터-베이스간, 베이스-콜렉터 사이에 가드 링(Guard ring) 형태로 형성한다.

이어, 도 2d에 도시된 바와 같이 고전압 소자 영역에 형성된 필드 산화막(25)에 필드 스탑 이온(HFP)을 주입하는 공정을 상기 바이폴라 트랜지스터 영역의 전면에 실시한다.

이때, 상기 바이폴라 트랜지스터 영역 전체에 필드 스탑 이온을 주입하는 이유는 레터럴(Laterally)하게 인접하는 이미터-베이스-콜렉터간의 펀치 쓰루(Punch-through)를 막기 위하여 차후에 베이스가 형성될 영역의 표면 농도를 낮추기 위함이다.

따라서, BVCEO는 대략 18[V] 정도로 상승한다.

이어, 도 2e에 도시된 바와 같이 로직 소자의 웰 형성 공정인 2 스텝(Step) 또는 3 스텝 니트로그레이드 트윈 웰(Retrograded Twin Well) 공정으로 깊이를 제어하면서 베이스 도핑 영역(26)형성한다.

상기 니트로그레이드 트윈 웰(Retrograded Twin Well) 공정이란 주로 0.35㎛ 이하의 소자의 웰 형성시 이용되는 공정으로, 순차적으로 증가 또는 감소되는 크기 를 갖는 에너지를 이용하여 순차적으로 증가 또는 감소되는 농도 값을 갖는 불순물 이온들을 몇 단계로 나누어 이온 주입하므로써 상기 웰을 깊이에 따라서 단계적인 프로파일 농도를 갖도록 형성하는 공정이다.

예를 들어, 3 스텝 니트로그레이드 트윈 웰 공정은 반도체 기판에 650∼750KeV의 고주입 에너지로 1×10E13Ions/㎠ 정도의 불순물을 1차 주입하고, 웰의 중간부에 단계적인 농도 프로파일을 위해 상기 1차 이온 주입 에너지보다 작은 200∼300KeV의 이온 주입 에너지로 1×10E12Ions/㎠ 정도의 불순물을 2차 주입하고, 표면의 저농도를 위해 50∼150KeV의 저주입에너지로 1×10E12Ions/㎠ 정도의 불순물을 3차 주입하여 웰을 형성하는 것이다.

베이스(Base)는 상기 콜렉터(22b)와 이미터(24b) 사이의 베이스 도핑 영역(26)이며, 상기 베이스의 폭(W)은 상기 니트로그레이드 트윈 웰 공정에 의해 제어될 수 있다.

이어, CMOS 소오스/드레인 형성을 위한 이온 주입 공정으로 바이폴라 트랜지스터 영역의 베이스 도핑 영역(26)에 도 2f에 도시된 바와 같이, 베이스 콘택 영역(27)을 형성한다.

그리고, 상기 고전압 소자 영역의 p형 도전형 드리프트 영역(23)에 소오스/드레인 콘택(28/29)을 형성하기 위한 고농도 p형 불순물 이온을 주입 공정으로 상기 바이폴라 트랜지스터 영역의 베이스 콘택 영역(27)에 베이스 콘택(30)을 형성한다.

그리고, 상기 고전압 소자 영역의 n형 도전형 드리프트 영역(24a)에 벌크 콘 택(31)을 형성하기 위한 고농도 n형 불순물 이온을 주입 공정으로 상기 콜렉터(22b)와 이미터(24b)에 각각 콜렉터 콘택(32)과 이미터 콘택(33)을 각각 형성하여 본 발명에 따른 바이폴라 트랜지스터를 완성한다.

상기한 제조방법에 의한 바이폴라 트랜지스터는 필드 산화 공정과 필드 스탑 이온 주입 공정으로 이미터-베이스-콜렉터간 레터럴 펀치 쓰루를 제거된 수직 전계 구조를 갖는다.

상기와 같은 본 발명의 바이폴라 트랜지스터의 제조방법은 다음과 같은 효과가 있다.

첫째, 현재의 로직 및 고전압 통합 소자를 구현하는 공정을 이용하여 별도의 추가 공정 없이 형성할 수 있으므로 제조방법이 간단하다.

둘째, 수직 전계 구조의 바이폴라 트랜지스터를 형성할 수 있으므로 기존의 레터럴 바이폴라 트랜지스터에 비하여 증폭 이득 및 항복전압을 향상시킬 수 있다.

셋째, 니트로그레이드 웰 공정을 적용하여 베이스의 폭을 좁게 제어할 수 있으므로 증폭 이득을 향상시킬 수 있다.

넷째, 증폭 이득 및 항복 전압을 향상시킬 수 있으므로 고내압 특성을 갖는 바이폴라 트랜지스터를 구현할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.

Claims (2)

1. 고전압 소자 영역과 바이폴라 트랜지스터 영역을 포함하고, 제1 도전형 웰이 형성된 반도체 기판을 준비하는 단계;

   상기 반도체 기판의 고전압 소자 영역 내에 제 2 도전형 웰을 형성하고, 상기 제2 도전형 웰을 형성하는 불순물 이온 주입 공정으로 상기 바이폴라 트랜지스터 영역에 콜렉터를 형성하는 단계;

   상기 제 2 도전형 웰 내에 제 1 및 제2 도전형 드리프트 영역을 형성하고, 상기 제2 도전형 드리프트 영역을 형성하기 위한 불순물 이온 주입 공정으로 상기 콜렉터 내에 이미터를 형성하는 단계;

   상기 고전압 소자 영역과 상기 바이폴라 트랜지스터 영역에 필드 산화막을 형성하되, 상기 바이폴라 트랜지스터 영역에서 상기 필드 절연막은 가드링 형태로 형성하는 단계;

   상기 고전압 소자 영역의 필드 산화막과, 상기 바이폴라 트랜지스터 영역의 전면에 필드 스탑 이온 주입 공정을 실시하는 단계; 및

   상기 바이폴라 트랜지스터 영역에 형성된 상기 콜렉터를 포함하는 상기 이미터 영역에 니트로그레이드 트윈 웰 공정으로 깊이를 제어하면서 베이스를 형성하는 단계

   를 포함하는 바이폴라 트랜지스터의 제조방법.
2. 제 1항에 있어서,

   상기 베이스를 형성하는 단계는,

   상기 콜렉터를 포함하는 이미터 영역에 제 1 농도를 갖는 제 1 도전형 불순물 이온을 제 1 이온 주입 에너지로 주입하는 단계; 및

   불순물 이온의 농도는 단계적으로 증가시키고 이에 따른 이온 주입 에너지는 단계적으로 감소시켜 가면서 2회 이상의 단계로 제 1 도전형 불순물 이온을 주입하는 단계

   를 포함하는 바이폴라 트랜지스터의 제조방법.

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