KR100275755B1 - 고전력 바이폴라트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 고전력 바이폴라트랜지스터 및 그 제조방법에 관한 것으로서, 불순물의 농도가 낮고 접합 깊이가 얕은 제 1 에미터영역에 소자 분리영역을 형성하는 마스크를 이용하여 낮은 전류구동능력을 향상시키기 위한 고농도의 제 2 에미터영역을 매립층과 접합되도록 형성하고, 제 1 에미터영역과 콜렉터영역 사이에서 베이스 영역이 제 2 에미터영역과 접합을 이루도록 형성한다. 따라서, 고농도의 제 2 에미터영역을 소자 분리영역과 동일한 마스크를 사용하여 동시에 형성하므로 공정이 감소되고, 매립층과 접합을 이루도록 깊게 형성하므로 전류구동능력을 향상시킬 수 있으며, 또한, 제 1 에미터영역과 콜렉터영역 사이에 베이스 영역이 형성되므로 소자의 크기를 감소시킬 수 있다.

Description

고전력 바이폴라트랜지스터 및 그 제조방법
제1도는 종래의 고전력 바이폴라트랜지스터의 평면도.
제2도는 제1도를 a-a 선으로 자른 단면도.
제3a도 내지 제3e도는 종래의 고전력 바이폴라트랜지스터의 제조공정도.
제4도는 본 발명의 일실시예에 따른 고전력 바이폴라 트랜지스터의 평면도.
제5도는 제4도를 b-b 선으로 자른 단면도.
제6도는 본 발명의 일실시예에 따른 고전력 바이폴라트랜지스터와 종래의 고전력 바이폴라트랜지스터의 콜렉터 전류에 따른 전류 이득의 변화를 나타낸 그래프.
제7a도 내지 제7d도는 본 발명에 따른 고전력 바이폴라 트랜지스터의 제조 공정도.
제8도는 본 발명의 다른 실시예에 따른 고전력 바이폴라트랜지스터의 단면도.
본 발명은 고전력 바이폴라트랜지스터(Bippolar Transistor) 및 그 제조방법에 관한 것으로서, 특히 전류구동능력을 향상시킨 고전력 바이폴라트랜지스터 및 그 제조방법에 관한 것이다.
바이폴라트랜지스터 스위칭(switching) 소자와 고전력 소자로 구별된다. 스위칭 트랜지스터의 가장 중요한 파라메타는 전류이득 및 스위칭 시간이다. 전류이득을 향상시키기 위하여는 통상적으로 낮게 도핑된 베이스를 사용하며 스위칭 시간을 감소시키기 위하여는 재결합 센터인 Au 를 도핑한다. 그러나, 고전력 소자로 이용되는 바이폴라트랜지스터는 고전력 및 높은 전류에 견디는 능력이 커야한다. 고전력 바이폴라트랜지스터의 내압(breakdown voltage)은 에피택셜층의 두께와 에미터-콜렉터의 폭에 의해 정해지는데, 점차 더 큰 내압을 갖는 예를들면, 수십 볼드이상에서 견딜 수 있는 고전력 바이폴라트랜지스터가 요구됨에 새로운 기술 및 소자들이 개발되고 있다.
이러한, 새로운 기술 및 소자들은 유전체분리(dielectric isolation)나 SOI(Silicon On Insulator)의 기술과 모스구조를 이용한 DMOS(Double-siffused MOS) 또는 MOS-IFT(Insulated-Gate Transistor)소자가 있다. 상기와 같은 새로운 기술 및 소자들은 150V 이상의 고내압 소자에는 필수적으로 사용되어야 하나 60∼120V 급의 소자 제작에 있어서는 공정이 복잡하고 제조비용이 크며, 또한, 수율이 낮아지는 문제점이 있었다. 따라서, 통상의 플레너(planar) 기술을 이용하여 약 100V 내외의 전원전압에서 사용할 수 있는 래터럴(lateral) 구조를 갖는 고전력 바이폴라트랜지스터가 개발되었다.
제1도는 종래의 고전력 바이폴라트랜지스터의 평면도이고, 제2도는 제1도의 고전력 바이폴라트랜지스터를 a-a 선으로 자른 단면도이다.
상기 종래의 고전력 바이폴라트랜지스터는 P형의 반도체기판(11)의 상부에 N형의 에피택셜층(17)이 형성되어 있고, 상기 반도체기판(11)과 에피택셜층(17)의 소정부분에 고농도 N형의 매립층(15)이 형성되어 있다. 또한, 에피택셜층(17)에 매립층(15)을 에워싸며, 반도체기판(11)과 전기적으로 연결되어 능동 영역을 한정하는 P+형 소자 분리영역(21)들이 형성되어 있다. 그리고, 에피택셜층(17)의 소정부분에 P형의 제 1 에미터영역(25)이 형성되어 있으며, 이 제 1 에미터영역(25)내에 에미터 효율 및 길이대 면적비율(perimeter-to-area ratio)을 향상시키기 위해 더 깊게 확산된 P+형의 제 2 에미터영역(31)이 형성되어 있다. 상기 제 2 에미터영역(31)은 불순물의 농도가 높아 캐리어(carrier)가 증가되며 확산 깊이의 깊이로 전류구동능력을 크게 한다. 또한, 제 1 에미터영역(25)의 주위에 소정거리 이격되어 P형의 콜렉터영역(27)이 형성되어 있고, 이 콜렉터영역(27)의 일측에 소정거리 이격되어 N형의 베이스영역(35)이 형성되어 있다. 그리고, 상기 제 1 에미터영역(25), 콜렉터영역(27) 및 베이스영역(35)을 제외한 에피택셜층(17)의 표면에 절연 산화막(36)이 형성되고, 상기 노출된 영역들(25), (27), (35)의 표면에 에미터전극(37), 콜렉터전극(38) 및 베이스전극(39)이 형성되어 있다.
제3a도 내지 제3e도는 종래의 바이폴라트랜지스터의 제조 공정도이다.
제3a도를 참조하면, P형 반도체기판(11)의 표면에 마스크 산화막(13)을 형성한다. 그리고, 통상의 포토리쏘그래피(photolithography) 방법에 의해 마스크 산화막(13)의 소정부분을 제거하여 반도체 기판(11)의 일부분을 노출시킨 후 N형의 불순물에 의해 N+형 매립층(15)을 형성한다.
제3b도를 참조하면, 상기 마스크산화막(13)을 제거하고 반도체기판(11)의 전표면에 N형의 에피택셜층(17)을 성장시킨다. 그리고, 에피택셜층(17)의 표면에마스크 산화막(19)을 형성한후 통상의 포토리쏘그래피 방법에 의해 매립층(15)의 주위의 에피택셜층(17)의 소정부부을 노출시킨다. 그 다음, 에피택셜층(17)의 노출된 부분에 상기 반도체기판(11)과 전기적으로 연결되는 P+형 소자 분리영역(21)들을 형성한다. 상기에서 소자 분리영역(21)들은 에피택셜층 영역(17)의 노출된 부분에 불순물 이온을 주입하고, 이 불순물 이온을 주입하고, 이 불순물 이온이 반도체기판(11)에 도달하도록 확산시켜 형성된다. 상기에서 소자 분리영역(21)을 형성하기 위해 불순물 이온을 확산시킬때 반도체 기판(11)에 형성된 매립층(15)의 불순물이 에피택셜층(17)으로 확산된다.
제3c도를 참조하면, 상기 마스크 산화막(19)을 제거한다. 그리고, 다시 에피택셜층(17)의 전표면에 마스크 산화막(23)을 형성한후 통상의 포토리쏘그래프에 의해 에미터 및 콜렉터 영역들이 형성될 부분을 노출시킨다. 그다음, 에피택셜층(17)의 노출된 부분에 P형의 불순물을 주입 및 확산시켜 P형 제 1 에미터영역(25) 및 콜렉터영역(27)을 형성한다. 상기 제 1 에미터영역(25)와 콜렉터영역(27)은 동일한 반도체기판(11)상에 형성되는 NPN 바이폴라트랜지스터의 베이스영역(도시되지 않음)을 형성할때 동시에 형성된다.
제3d도를 참조하면, 상기 마스크 산화막(23)을 제거한다. 그리고, 상기 제 1 에미터영역(25)만이 노출되도록 마스크 산화막(29)을 형성한후 P형의 불순물에 의해 P+형 제 2 에미터영역(31)을 형성한다. 상기 제 2 에미터영역(31)은 전류구동능력을 향상시키기 위해 고농도를 이루어 캐리어가 증가되고 접합이 깊게 형성되도록 한다.
제3e도를 참조하면, 상기 마스크 산화막(29)을 제거한다. 그리고, 콜렉터영역(27)과 소자 분리영역(21)사이에 베이스영역이 형성될 부분을 제외한 전표면에 마스크산화막(33)을 형성한다. 그다음, 상기 마스크산화막(33)을 마스크로하여 N형 불순물에 의해 N형 베이스영역(35)을 형성한다. 이때, 상기 NPN 바이폴라트랜지스터의 에미터 및 콜렉터영역들(도시되지 않음)도 형성된다.
그 다음, 상기 마스크 산화막(33)을 제거하고 재차 에피택셜층(17)의 전표면에 절연산화막(36)을 형성한다. 그리고, 포토리쏘그래피 공정에 의해 제 2 에미터영역(31), 콜렉터영역(27) 및 베이스영역(35)을 노출시킨다. 계속해서, 상기 노출된 제 2 에미터영역(31), 콜렉터영역(27) 및 베이스영역(35)의 표면에 에미터전극(37), 콜렉터전극(38) 및 베이스전극(39)을 형성하면 제2도에 도시된 고전력 바이폴라트랜지스터가 된다.
상술한 종래의 고전력 바이폴라트랜지스터에 있어서, 제 1 에미터영역은 동일한 반도체기판에 형성되는 NPN 바이폴라트랜지스터의 베이스영역과 동시에 형성되는데, 불순물의 농도가 높지 않고 접합이 깊지 않으므로 불순물 농도가 높고 접합이 깊은 제 2 에미터영역을 형성하여 전류구동능력을 크게 하였다.
그러나, 상술한 종래의 바이폴라트랜지스터는 제 2 에미터영역을 형성하기 위해 별도의 포토리쏘그래피공정과 이온주입 및 확산공정을 거쳐야 하므로 제조가 복잡한 문제점이 있었다. 또한, 제 2 에미터영역을 형성할때 접합 깊이를 깊게하는데 한계가 있으므로 전류구동능력을 향상시키기 어려운 문제점이 있었다. 그리고, 에미터-콜렉터 사이의 내압을 유지하기 위해 에미터영역과 콜렉터영역을 소정거리를 유지시켜야 하므로 소자의 크기가 커지는 문제점이 있었다.
따라서, 본 발명의 목적은 고농도의 제 2 에미터영역을 깊게 하여 전류구동능력을 향상시킬 수 있는 고전력 바이폴라트랜지스터를 제공함에 있다.
본 발명의 다른 목적은 에미터영역과 콜렉터영역사이에 베이스영역을 형성하므로 소자의 크기를 감소시킬 수 있는 고전력 바이폴라트랜지스터를 제공함에 있다.
본 발명의 또다른 목적은 제 2 에미터 영역을 소자 분리영역과 같이 형성하여 공정을 간단히 할 수 있는 고전력 바이폴라트랜지스터의 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 고전력 바이폴라트랜지스터는 제 1 도전형의 반도체기판과, 상기 반도체 기판의 상부 표면에 형성된 저농도 제 2 도전형의 에피택셜층과, 상기 반도체기판의 소정부분의 에피택셜층에 형성된 고농도 제 2 도전형의 매립층과, 상기 매립층 주위에 에피택셜층에 상기 반도체 기판과 전기적으로 연결되게 형성되어 소자영역을 한정하는 고농도 제 1 도전형의 소자 분리 영역과, 상기 소자영역내의 상기 에피택셜층에 상기 매립층과 접합을 이루어 형성된 고농도 제 1 도전형의 제 2 에미터영역과, 상기 제 2 에미터영역내와 상기 제 2 에미터영역과 분리영역 사이에 각기 형성된 저농도 제 1 도전형 제 1 에미터 및 콜렉터영역들과, 상기 제 1 에미터영역과 콜렉터영역사이에 형성된 저농도 제 2 도전형의 베이스영역과, 상기 베이스영역, 제 1 에미터영역 및 콜렉터영역의 소정부분을 제외한 에피택셜층의 표면에 형성된 절연산화막과, 상기 노출된 베이스영역, 제 1 에미터영역 및 콜렉터영역의 상부에 형성된 베이스전극, 에미터전극 및 베이스전극을 구비한다.
상기 또다른 목적을 달성하기 위한 본 발명에 따른 고전력 바이폴라트랜지스터의 제조방법은 제 1 도전형의 반도체기판의 소정부분에 고농도 제 2 도전형의 매립층을 형성하는 공정과, 상기 매립층이 형성된 반도체기판의 표면에 저농도 제 2 도전형의 에피택셜층을 형성하는 공정과, 상기 매립층의 상부와 주위에 각기 상기 매립층에 접합을 이루는 고농도 제 1 도전형의 제 2 에미터영역과 상기 반도체기판에 전기적을 연결된 고농도 제 1 도전형의 소자 분리영역을 동시에 형성하는 공정과, 상기 제 2 에미터영역 및 제 2 에미터영역과 소자분리영역 사이에 각기 저농도 제 1 도전형의 제 1 에미터영역 및 콜렉터영역을 형성하는 공정과, 상기 제 1 에미터영역과 콜렉터영역 사이에 저농도 제 2 도전형의 베이스영역을 형성하는 공정과, 상기 베이스영역, 제 1 에미터영역 및 콜렉터영역의 소정부분에 베이스전극, 에미터전극 및 콜렉터전극을 형성하는 공정을 구비한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제4도는 본 발명의 일실시예에 따른 고전력 바이폴라트랜지스터의 평면도이고, 제5도는 제4도의 고전력 바이폴라트랜지스터를 b-b 선으로 자른 단면도이다.
상기 고전력 바이폴라트랜지스터는 비저항이 15∼25Ω·cm이고, P형(100) 반도체기판(41)에 형성된다. 상기 반도체기판(41)의 상부에 아세닉(As) 또는 인(P)등의 N형 불순물이 도핑된 N형 에피택셜층(47)이 15∼20㎛ 정도의 두께로 형성되어 있다. 또한, N+형 매립층(45)이 반도체기판(41)과 에피택셜층(47)에 걸쳐 형성된다. 상기 매립층(45)은 반도체기판(41)의 소정부분상에 상기 N형의 불순물이 고농도로 도핑 및 확산되어 형성되는데 상기 에피택셜층(47)을 형성할때 상기 불순물이 확산되어 반도체기판(41)과 에피택셜층(47)에 걸쳐 형성된다. 그리고, 상기 매립층(45) 주위의 에피택셜층(47)에 P+소자 분리영역(53)이 형성되어 있다. 상기 소자 분리영역(53)은 반도체기판(41)과 전기적으로 연결되어 에피택셜층(47)의 소정부분을 섬(island) 모양으로 분리하여 소자영역을 한정한다.
또한, 상기 소자영역내의 에피택셜층(47)의 소정부분상에 P형의 제 1 에미터영역(57)이 형성되어 있다. 그리고, 상기 제 1 에미터영역(57)의 주위에 상기 매립층(45)과 접합을 이루는 P+형의 제 2 에미터영역(51)이 형성되어 있다. 상기 제 2 에미터영역(51)은 매립층(45)과 접촉되도록 깊게 형성되어 있다. 또한, 제 2 에미터영역(51)의 주위에 소정거리 이격되어 P형의 콜렉터영역(59)이 형성되어 있다. 상기 콜렉터영역(59)은 제 1 에미터영역(57)과 함께 동일한 반도체기판(41)상에 형성되는 NPN 바이폴라트랜지스터(도시되지 않음)의 베이스영역(도시되지 않음)과 같이 형성된다. 그리고, 제 1 에미터영역(57)과 콜렉터영역(59)의 사이에 N형 베이스영역(65)이 제 2 에미터영역(51)과 접합을 이루며 형성되어 있다. 상기 베이스영역(65)은 상기 NPN 바이폴라트랜지스터의 에미터 및 콜렉터 영역들(도시되지 않음)과 동시에 형성된다. 그리고, 제 1 에미터영역(57), 콜렉터영역(59) 및 베이스영역(65)의 소정부분의 표면에 에미터전극(69), 콜렉터전극(71) 및 베이스전극(73)이 형성되며, 에피택셜층(47)의 나머지 부분에 절연 산화막(67)이 형성되어 있다.
상술한 본 발명의 일실시예에 따른 고전력 바이폴라트랜지스터는 전류구동 능력을 향상시키기 위한 고농도의 제 2 에미터영역(51)이 매립층(45)과 접합을 이루도록 깊게 형성된다. 그러므로, 본 발명의 일실시예에 따른 고전력 바이폴라트랜지스터는 종래기술에 의한 고전력 바이폴라트랜지스터 보다 전류 구동능력이 더 크다(제6도에 도시).
제6도는 본 발명의 일실시예에 따른 고전력 바이폴라트랜지스터와 종래의 고전력 바이폴라트랜지스터의 콜렉터 전류(Ic)에 따른 전류이득(hFE)의 변화를 나타낸 그래프이다.
상기 그래프에서 (A)는 종래의 고전력 바이폴라트랜지스터에 (B)는 본 발명의 일실시예에 따른 고전력 바이폴라트랜지스터에 해당된다.
상기 그래프에서 전류이득(hFE)이 최고치를 나타낸 때의 중간값에 해당되는 콜렉터전류(Ic)가 전류구동능력이 된다. 상기에서 종래의 고전력 바이폴라트랜지스터는 전류이득(hFE1)의 최고치가 90.6이므로 중간값이 45.3에 해당되는 콜렉터전류(Ic1)는 약 123㎂이 된다. 그러나, 본 발명의 일실시예 따른 고전력 바이폴라트랜지스터의 전류이득(hFE2)의 최고치가 72.1 이므로 중간값이 36.05에 해당되는 콜렉터 전류(IC2)는 약 208㎂가 된다. 그러므로, 본 발명의 일실시예 따른 고전력 바이폴라트랜지스터 전류구동능력은 208㎂로 종래의 123㎂보다 증가됨을 알 수 있다.
또한, 제4도 및 제5도에서 본 발명의 일실시예에 따른 고전력 바이폴라트랜지스터는 에미터-콜렉터의 내압을 유지하기 위한 제 1 에미터영역(57)과 콜렉터영역(59)사이의 이격된 부분에 베이스영역(65)이 형성되므로 종래의 고전력 바이폴라트랜지스터보다 소자의 면적을 10% 정도 축소시킬 수 있다.
제7a도 내지 제7d도는 본 발명에 따른 고전력 바이폴라트랜지스터의 제조공정도이다.
제7a도를 참조하면, 비저항이 15∼25Ω·cm인 P형(100) 반도체기판(41)을 출발물질로 한다. 상기 반도체기판(41)의 표면에 0.5∼1.0㎛ 정도 두께의 제 1 마스크 산화막(43)을 성장시키고 통상의 포토리쏘그래피 방법에 의해 상기 반도체기판(41)의 소정부분을 노출시킨다. 그리고, 제 1 마스크 산화막(43)을 마스크로 이용하고 아세닉 또는 인등의 N형 불순물을 1∼5 E15/㎠로 이온주입하고 확신시켜 N+형 매립형(45)을 형성한다.
제7b도를 참조하면, 상기 제 1 마스크 산화막(43)을 제거한후 반도체기판(41)의 상부에 상기 N형의 불순물이 6E14∼3E15/㎠ 정도로 도핑된 N형 에피택셜층(47)을 15∼20㎛ 정도의 두께로 성장시킨다. 이때, 상기 매립층(45)의 불순물은 에피택셜층(47)으로 확산된다. 따라서, 매립층(45)은 반도체기판(41)과 에피택셜층(47)에 걸쳐 형성된다. 그리고, 에피택셜층(47)의 표면에 제 2 마스크 산호막(49)을 형성한후, 포토리쏘그래피 방법에 의해 매립층(45)의 가운데 부분과 주위의 에피택셜층(47)을 노출시킨다. 그다음, 상기 노출된 에피택셜층(47)에 BBr3등의 액상 불순물을 접촉시킨 후, 보론(boron)을 확산시켜 6∼13Ω/□정도의 P+형 소자 분리영역(53) 및 P+형 제 2 에미터 영역(51)을 형성한다. 상기에서 소자 분리영역(53)은 매립층(45)의 주위에서 반도체기판(41)과 전기적으로 연결되도록 형성되어 소자영역을 한정한다. 또한, 제 2 에미터영역(51)은 소자 분리영역(53)과 동시에 형성되며 매립층(45)과 고농도로 접합된다.
제7c도를 참조하면, 상기 제 2 마스크산화막(49)을 제거한다. 그리고, 상기 에피택셜층(47)의 전표면에 제 3 마스크산화막(55)을 성장한후, 포토리쏘그래피방법에 의해 제 2 에미터영역(51)의 소정부분과 이 제 2 에미터영역(51) 주위의 에피택셜층(47)을 노출시킨다. 그다음, 보론(boron)등의 P형 불순물을 2E14∼4E14/㎠ 정도로 주입하고 확산시켜 제 1 에미터영역(57)과 콜렉터영역(59)을 형성한다. 이때, 동일한 반도체기판(41)상에 형성되는 NPN 바이폴라트랜지스터(도시되지 않음)의 베이스영역(도시되지 않음)이 형성된다.
제7d도를 참조하면, 상기 제 3 마스크산화막(55)을 제거한다. 그리고, 에피택셜층(47)의 표면에 다시 제 4 마스크산화막(63)을 성장한후, 상기와 같은 방법으로 제 1 에미터영역(51)과 콜렉터영역(59) 사이의 에피택셜층(47)을 노출시킨다. 그다음, 노출된 에피택셜층(47)에 POCl3등의 액상 불순물을 접촉시킨후 인(P)을 확산시켜 6∼8Ω/□ 정도의 N형 베이스 영역(65)을 형성한다. 이때, 동일한 반도체기판(41)상에 형성되는 NPN 바이폴라트랜지스터의 에미터 및 콜렉터영역들(도시되지 않음)이 형성된다. 상기에서 베이스영역(65)을 제 2 에미터영역(51)과 접촉되도록 형성하여 소자의 크기를 줄인다.
계속해서, 상기 제 4 마스크산화막(63)을 제거하고, 재차, 에피택셜층(47)의 전표면에 절연산화막(67)을 형성한다. 그리고, 제 1 에미터영역(57), 콜렉터영역(59) 및 베이스영역(65)들의 소정부분을 노출시키고 에미터전극(69), 콜렉터전극(71) 및 베이스전극(73)을 형성하면 제5도에 도시된 고전력 바이폴라트랜지스터와 같게 된다.
상술한 고전력 바이폴라트랜지스터는 전류구동 능력을 향상시키기 위한 제 2 에미터영역(51)이 분리영역(53)와 동일한 마스크에 의해 동시에 형성되므로 접합이 깊어지고 공정이 간단해진다.
제8도는 본 발명의 다른 실시예에 따른 고전력 바이폴라 트랜지스터의 단면도이다.
상기 고전력 바이폴라트랜지스터는 에피택셜층(47)이 두껍게 형성되어 내압이 향상되는데 P+형의 하부 에미터영역(75)과 하부 분리영역(77)이 더 형성된 구조를 갖는다.
상기 고전력 바이폴라트랜지스터는 제7a도의 공정을 수행한후 제 1 마스크산화막(43)을 제거하고 다시 별도의 매립층(45)과 반도체 기판(41)의 소정부분이 노출된 마스크산화막(도시되지 않음)을 형성한후 보론등의 P형 불순물을 1E13∼8E13/㎠ 정도 주입한다. 그리고, 상기 마스크산화막을 제거하고 N형 에피택셜층(47)을 20∼30㎛ 정도의 두께로 성장시킨다. 이때, 상기 반도체기판(41) 및 매립층(47)의 소정부분에 주입된 불순물이 에피택셜층(47)으로 소정두께만큼 확산되어 하부 에미터영역(75)과 하부 소자 분리영역(77)이 형성된다. 그다음, 에피택셜층(47)의 표면에 제7b도에 도시된 바와 같이 제 2 에미터영역(51)과 소자 분리영역(53)을 형성한다. 계속해서 제7b도이후의 공정을 수행하여 고전력 바이폴라트랜지스터를 완성한다. 상기에서 하부 에미터영역(75)과 하부 소자 분리영역(77)은 제 2 에미터영역(51)과 소자 분리영역(53)을 깊게 형성하지 않고도 매립층(45)과의 전기적 연결을 이루게 한다.
상술한 본 발명의 다른 실시예에 따른 고전력 바이폴라트랜지스터는 내압을 증가시키기 위해 에피택셜층(47)을 두껍게 형성하되 하부 에미터영역(75)과 하부 소자 분리영역(77)에 의해 제 2 에미터영역(51)과 매립층(45)의 접합 및 소자 분리영역(53)과 반도체기판(41)의 전기적 연결을 이루도록 한다. 또한, 접합이 깊은 고농도의 하부 에미터영역(75)에 의해 캐리어가 증가되어 전류구동능력을 더 향상시킬 수 있다.
상술한 바와같이 불순물의 농도가 낮고 접합 깊이가 얕은 제 1 에미터영역에 낮은 전류구동능력을 향상시키기 위한 고농도의 제 2 에미터영역을 분리영역을 형성하는 마스크를 이용하여 매립층과 접합되도록 형성하고, 제 1 에미터영역과 콜렉터영역 사이에서 베이스 영역이 제 2 에미터영역과 접합을 이루도록 형성한다.
따라서, 본 발명은 고농도의 제 2 에미터영역을 소자 분리영역과 동일한 마스크를 사용하여 동시에 형성하므로 공정이 감소되고, 매립층과 접합을 이루도록 깊게 형성하므로 전류구동능력을 향상시킬 수 있는 잇점이 있다. 또한, 제 1 에미터영역과 콜렉터 영역 사이에 베이스 영역이 형성되므로 소자의 크기를 감소시킬 수 있는 잇점이 있다.
상술한 바와같이, 본 발명을 바람직한 실시예를 중심으로 설명 및 도시하였으나, 본 기술분야의 숙련된자라면 발명의 사상 및 범주를 벗어나지 않고 다양하게 변형실시할 수 있음을 알 수 있을 것이다.

Claims (8)

  1. 제1도전형의 반도체기판과, 상기 반도체 기판의 상부 표면에 형성된 저농도 제 2 도전형의 에피택셜층과, 상기 반도체 기판의 소정부분의 에피택셜층에 형성된 고농도 제 2 도전형의 매립층과, 상기 매립층 주위의 에피택셜층에 상기 반도체 기판과 전기적으로 연결되게 형성되어 소자영역을 한정하는 고농도 제 1 도전형의 소자 분리영역과, 상기 소자영역내의 상기 에피택셜층에 상기 매립층과 접합을 이루도록 형성된 고농도 제 1 도전형의 제 2 에미터영역과, 상기 제 2 에미터영역내와 상기 제 2 에미터영역과 소자 분리영역사이에 각기 형성된 저농도 제 1 도전형 제 1 에미터 및 콜렉터 영역들과, 상기 제 1 에미터영역과 콜렉터영역사이에 형성된 저농도 제 2 도전형의 베이스영역과, 상기 베이스영역, 제 1 에미터영역 및 콜렉터영역의 소정부분을 제외한 에피택셜층의 표면에 형성된 절연산화막과, 상기 노출된 베이스영역, 제 1 에미터영역 및 콜렉터영역의 상부에 형성된 베이스전극, 에미터전극 및 베이스전극을 구비하는 고전력 바이폴라트랜지스터.
  2. 제1항에 있어서, 상기 에피택셜층이 15∼20㎛ 정도의 두께로 형성된 고전력 바이폴라트랜지스터.
  3. 제1항에 있어서, 상기 베이스영역이 상기 제 2 에미터영역과 접합되게 형성된 고전력 바이폴라트랜지스터.
  4. 제 1 도전형의 반도체기판과, 상기 반도체 기판의 상부 표면에 형성된 저농도 제 2 도전형의 에피택셜층과, 상기 반도체 기판의 소정부분의 에피택셜층에 형성된 고농도 제 2 도전형의 매립층과, 상기 매립층 주위의 에피택셜층에 상기 반도체 기판과 전기적으로 연결되게 소정두께로 형성되는 고농도 제 1 도전형의 하부 소자분리 영역과, 상기 소자영역내의 상기 에피택셜층에 상기 매립층과 접합을 이루도록 소정두께로 형성된 고농도 제 1 도전형의 하부 에미터영역과, 상기 하부 소자 분리영역과 함께 소자영역을 한정하도록 전기적으로 연결되게 에피택셜층에 형성된 고농도 제 1 도전형의 소자 분리영역과, 상기 소자영역내의 에피택셜층에 하부 에미터영역과 전기적으로 연결되게 형성된 고농도 제 1 도전형의 제 2 에미터영역과, 상기 제 2 에미터영역내와 상기 제 2 에미터영역과 소자 분리영역 사이에 각기 형성된 저농도 제 1 도전형 제 1 에미터 및 콜렉터영역들과, 상기 제 1 에미터영역과 콜렉터영역사이에 형성된 고농도 제 2 도전형의 베이스영역과, 상기 베이스영역, 제 1 에미터영역 및 콜렉터영역의 소정부분을 제외한 에피택셜층의 표면에 형성된 절연산화막과, 상기 노출된 베이스영역, 제 1 에미터영역 및 콜렉터영역의 상부에 형성된 베이스전극, 에미터전극 및 베이스전극을 구비하는 고전력 바이폴라트랜지스터.
  5. 제4항에 있어서, 상기 에피택셜층이 20∼30㎛ 정도의 두께로 형성된 고저압 바이폴라트랜지스터.
  6. 제 1 도전형의 반도체기판의 소정부분에 고농도 제 2 도전형의 매립층을 형성하는 공정과, 상기 매립층이 형성된 반도체기판의 표면에 저농도 제 2 도전형의 에피택셜층을 형성하는 공정과, 상기 매립층의 상부와 주위에 각기 상기 매립층에 접합을 이루는 고농도 제 1 도전형의 제 2 에미터영역과 상기 반도체기판에 전기적으로 연결된 고농도 제 1 도전형의 소자 분리영역을 동시에 형성하는 공정과, 상기 제 2 에미터영역 및 제 2 에미터영역과 소자분리영역 사이에 각기 저농도 제 1 도전형의 제 1 에미터영역 및 콜렉터영역을 형성하는 공정과, 상기 제 1 에미터영역과 콜렉터영역 사이에 저농도 제 2 도전형의 베이스영역을 형성하는 공정과, 상기 베이스영역, 제 1 에미터영역 및 콜렉터영역의 소정부분에 베이스전극, 에미터전극 및 콜렉터전극을 형성하는 공정을 구비하는 고전력 바이폴라트랜지스터의 제조방법.
  7. 제6항에 있어서, 상기 제 2 에미터영역과 소자 분리영역을 BBr 등의 액상불순물로 형성하는 고전력 바이폴라트랜지스터의 제조방법.
  8. 제 1 도전형의 반도체기판의 소정부분에 고농도 제 2 도전형의 매립층을 형성하는 공정과, 상기 매립층의 소정부분과 상기 매립층 주위 반도체기판의 표면의 소정부분에 제 1 도전형의 불순물을 주입하고 상기 반도체 기판의 전표면에 저농도 제 2 도전형의 에피택셜층을 형성함과 동시에 상기 불순물을 확산시켜 고농도 제 1 도전형의 하부 에미터 영역과 하부 소자분리영역을 형성하는 공정과, 상기 하부 에미터 영역에 접합을 이루는 고농도 제 1 도전형의 제 2 에미터영역과 상기 하부 분리영역에 전기적으로 연결된 고농도 제 1 도전형의 소자 분리영역을 동시에 형성하는 공정과, 상기 제 2 에미터영역 및 제 2 에미터영역과 소자분리영역 사이에 각기 저농도 제 1 도전형의 제 1 에미터영역 및 콜렉터영역을 형성하는 공정과, 상기 제 1 에미터영역과 콜렉터영역 사이에 저농도 제 2 도전형의 베이스영역을 형성하는 공정과, 상기 베이스영역, 제 1 에미터영역 및 콜렉터영역의 소정부분에 베이스전극, 에미터전극 및 콜렉터전극을 형성하는 공정을 구비하는 고전력 바이폴라트랜지스터의 제조방법.
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