KR100247282B1 - 수평형 바이폴라 트랜지스터 및 그의 제조 방법 - Google Patents

수평형 바이폴라 트랜지스터 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 수평형 바이폴라 트랜지스터 및 그 제조 방법에 관한 것으로서, 베이스 영역의 폭을 증가시키지 않고 내압과 전류 구동 능력을 향상시키는 제조방법으로, 별개의 공정 단계를 추가하지 않고 트랜지스터의 기본 공정을 진행하면서 에미터 영역과 콜렉터 영역 사이에 조절 영역을 형성함으로써, 수평형 PNP 바이폴라 트랜지스터의 내압을 증진시키고, 전류 구동 능력을 향상시키는 수평형 바이폴라 트랜지스터 및 그 제조 방법이다.

Description

수평형 바이폴라 트랜지스터 및 그의 제조 방법
제1도는 종래의 수평형 PNP 바이폴라 트랜지스터의 구조를 도시한 단면도이고,
제2도는 종래의 단일 에미터-콜렉터 영역을 갖는 수평형 PNP 바이폴라 트랜지스터의 에미터 영역과 콜렉터 영역 부분의 단면도이고,
제3도는 본 발명에 의한 얕은 접합 수평형 PNP 바이폴라 트랜지스터의 단면도이고,
제4도는 본 발명에 의한 깊은 접합 수평형 PNP 바이폴라 트랜지스터의 단면도이고,
제5도는 본 발명에 의한 수평형 PNP 바이폴라 트랜지스터의 평면도이고,
제6도는 본 발명의 제1 실시예에 의한 수평형 PNP 바이폴라 트랜지스터의 제조 방법을 나타내는 단면도이고,
제7도는 본 발명의 제2 실시예에 의한 수평형 PNP 바이폴라 트랜지스터의 제조 방법을 나타내는 단면도이고,
제8도는 본 발명의 제3 실시예에 의한 수평형 PNP 바이폴라 트랜지스터의 제조 방법을 나타내는 단면도이고,
* 도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 20 : 매몰층
30 : 에피택셜층 32 : 격리영역
34 : 베이스 영역 40 : 제2 터브
42 : 콜렉터 영역 44 : 조절 영역
50 : 제 1 터브 52 : 에미터 영역
60 : 산화막 70 : 금속 전극
본 발명은 수평형 바이폴라 트랜지스터의 제조 방법에 관한 것으로서, 더욱 상세하게는, 내압 및 전류 구동 능력을 향상하는 수평형 PNP 바이폴라 트랜지스터의 제조 방법에 관한 것이다.
일반적으로 수평형 PNP 트랜지스터는 고전압에서 NPN 트랜지스터 보다 상대적으로 낮은 전류 구동 능력을 가지고 있다. 따라서 수평형 PNP 트랜지스터를 파워 IC에서 사용하기 위해서는 수평형 PNP 트랜지스터의 전류 구동 능력을 향상시켜야 한다.
예를 들면, TV 모니터의 수직 편향 회로 설계시 50∼70V 정도의 고전압을 필요로 하고, 이 수직 편향 회로에서는 수평형 PNP 트랜지스터는 최대값 500㎂ 정도의 높은 전류 구동 능력을 필요로 한다.
지금까지 고전압에서, NPN의 전류 특성을 유지하면서 나타낼 수 잇는 수평형 PNP 트랜지스터의 전류 구동 능력은 최대값을 기준으로 하여 100∼200㎂ 정도가 한계였다.
수평형 PNP 트랜지스터의 전류 구동 능력은 N형 에피택셜층의 비저항, 즉 수평형 PNP 트랜지스터의 베이스 영역의 농도가 작을수록 증가한다.
그러나 에피택셜층의 비저항을 감소시키면, 수평형 트랜지스터의 내압이 감소하고, NPN의 특성이 변화하게 된다.
따라서 수평형 PNP 전류특성을 향상시키기 위한 방법으로서 에미택셜층의 비저항의 변화없이 수평형 PNP 트랜지스터의 베이스 부분의 비저항만을 줄이는 N-tub가 고안되었다.
그러면, 첨부한 도면을 참고로 하여 종래의 수평형 PNP 트랜지스터 및 그 제조 방법에 대하여 더욱 상세하게 설명한다.
제1도는 종래의 수평형 PNP 바이폴라 트랜지스터의 구조를 도시한 단면도이다.
제1도에 도시한 바와 같이, 종래의 수평형 PNP 바이폴라 트랜지스터는,
N형 매몰층(20)과 매몰층(20) 위에 형성되어 있는 N형 에피텍셜층(30)을 포함하고 있는 P형 반도체 기판(10)에 P형의 격리 영역(32)이 간격을 두고 형성되어 있다. 격리 영역(32) 사이의 간격은 활성 영역으로서, 트랜지스터의 베이스 영역(34), 에미터 영역(52), 콜렉터 영역(42)이 형성되는 공간이다.
활성 영역의 에피텍셜층(30)에는 N형의 불순물이 고농도로 확산되어 있는 베이스 영역(34)이 형성되어 있고, 베이스 영역(34)과 간격을 두고 N형의 제2 터브(tub)(40)가 형성되어 있다.
제2 터브(40)에는 서로 연결되어 있는 P형의 콜렉터 영역(42)이 간격을 두고 형성되어 있으며, 그 사이에는 각 콜렉터 영역(42)과 간격을 두고 N형의 제1 터브(50)가 형성되어 있다.
제1 터브(50)에는 P형의 에미터 영역(52)이 형성되어 있다.
제2도는 종래의 단일 에미터-콜렉터 영역을 갖는 수평형 PNP 바이폴라 트랜지스터의 에미터 영역과 콜렉터 영역 부분의 단면도이다.
제2도에서 보는 바와 같이,
N형의 매몰층(20) 위에 N형의 에피텍셜층(30)이 형성되어 있는 반도체 기판(10)의 에피텍셜층(30)에는 N형의 제2 터브(40)가 형성되어 있다.
제2 터브(40) 안에는 N형의 제1 터브(50)와 P형의 콜렉터 영역(42)이 서로 간격을 두고 형성되어 있으며, 제1 터브(50) 안에는 P형의 에미터 영역(52)이 형성되어 있다.
에미터 영역(52)의 표면, 콜렉터 영역(42) 표면의 일부를 제외한 기판(10)표면에는 절연막(60)이 형성되어 있으며, 에미터 영역(52), 콜렉터 영역(42)의 표면 일부는 그 위에 형성되어 있는 금속 전극(70)과 접촉되어 있다.
이러한 종래의 수평형 PNP 바이폴라 트랜지스터에서는,
에피텍셜층 안에 터브를 형성하여 에피텍셜층을 분리하여 각각의 영역의 농도를 적당하게 조절할 수 있게 하여 에미터 영역과 콜렉터 영역 사이의 에피텍셜층의 역할을 하는 부분의 비저항은 변화시키지 않고, 베이스 부분의 비저항만을 줄일 수 있게 된다.
그러나, 이러한 종래의 수평형 PNP 바이폴라 트랜지스터는 에피텍셜층 안에 터브를 형성하기 위해서는 일반적인 제조 공정과는 별개로 마스크를 형성하고, N형의 불순물을 확산시키는 공정이 진행되어야 한다는 문제점을 가지고 있다.
그리고, 이렇게 하여 생산된 트랜지스터의 전류 구동 능력이 향상될지는 모르지만, 확산 조건에 따라 내압이 달라지게 되므로 일정한 내압을 가진 소자를 반복하여 생산하기가 어렵다는 문제점이 있다.
본 발명의 목적은 이러한 문제점을 해결하기 위한 것으로서, 내압 및 전류 구동 능력을 증진한 트랜지스터를 제조하는 공정을 간단하게 하고, 제조되는 트랜지스터의 특성이 일정하게 유지될 수 있도록 하는 데에 있다.
본 발명에 의한 수평형 바이폴라 트랜지스터는,
제1 도전형의 베이스 영역과 제2 도전형의 콜렉터 영역 및 에미터 영역이 형성되어 있는 반도체 기판,
상기 반도체 기판의 상기 콜렉터 영영과 상기 에미터 영역 사이에 각각에 대해 간격을 두고 형성되어 잇는 제1 도전형의 조절 영역을 포함하고 있다.
또한, 이러한 목적을 달성하기 위한 본 발명에 따른 수평형 바이폴라 트랜지스터를 제조하는 방법은,
반도체 기판에 제2 도전형의 에미터 영역과 콜렉터 영역을 형성하는 제1 공정,
제1 도전형의 이온을 주입하여, 상기 에미터 영역과 상기 콜렉터 영역 사이의 상기 기판에 상기 에미터 영역과 상기 콜렉터 영역 각각에 대해 간격을 두고 조절 영역을 형성하고, 이와 동시에 상기 에미터 영역, 콜렉터 영역 및 조절 영역과 간격을 두고 베이스 영역을 형성하는 제2 공정을 포함하고 있다.
그리고, 반도체 기판에 제1 도전형의 이온을 주입하여 조절 영역을 형성하는 제1 공정,
이온의 주입과 확산으로 상기 반도체 기판에 격리 영역을 형성하는 제2 공정,
상기 조정 영역을 기준으로 양쪽으로 상기 조절 영역과 간격을 두고 상기 반도체 기판에 제2 도전형의 에미터 영역과 콜렉터 영역을 형성하는 제3 공정,
상기 반도체 기판에 상기 에미터 영역과 상기 콜렉터 영역과 간격을 두고 제1 도전형의 베이스 영역을 형성하는 제4 공정을 포함하고 있다.
그리고, 반도체 기판에 이온의 주입과 확산으로 격리 영역을 형성하는 제1 공정,
상기 반도체 기판에 제1 도전형의 이온을 주입하여 조절 영역을 형성하는 제2 공정,
상기 조정 영역을 기준으로 양쪽으로 상기 조절 영역과 간격을 두고 상기 반도체 기판에 제2 도전형의 에미터 영역과 콜렉터 영역을 형성하는 제3 공정
상기 반도체 기판에 상기 에미터 영역과 상기 콜렉터 영역과 간격을 두고 제1 도전형의 베이스 영역을 형성하는 제4 공정을 포함하고 있다.
본 발명에 따른 이러한 수평형 바이폴라 트랜지스터 및 그 제조 방법에서는,
에미터 영역과 콜렉터 영역 사이에 조절 영역을 형성함으로써, 수평형 PNP 바이폴라 트랜지스터의 내압을 증진시키고, 전류 구동 능력을 향상시키게 된다.
그러면, 첨부한 도면을 참고로 하여 본 발명에 따른 수평형 바이폴라 트랜지스터 제조 방법의 실시예를 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.
제3도와 제4도는 본 발명에 의한 수평형 PNP 트랜지스터의 단면도이고,
제5도는 본 발명에 의한 수평형 PNP 바이폴라 트랜지스터의 평면도이다.
제3도 내지 제5도에 도시한 바와 같이 본 발명에 의한 수평형 PNP 바이폴라 트랜지스터는,
격리 영역(32)으로 정의되어 있는 반도체 기판(10)의 활성 영역 안에 베이스 영역(34)이 형성되어 있으며, 베이스 영역(34) 안에는 콜렉터 영역(42)이 형성되어 있다.
콜렉터 영역(42) 안에는 에미터 영역(52)과 조절 영역(44)이 형성되어 있는데, 조절 영역(44)은 콜렉터 영역(42)과는 X의 간격을, 에미터 영역(52)과는 L의 간격을 두고 형성되어 있다.
조절 영역(44)이 콜랙터 영역(42) 및 에미터 영역(52)보다 얕은 접합으로 형성된 수평형 PNP 바이폴라 트랜지스터의 단면이 제3도에 도시되어 있고, 제4도에 도시되어 있는 수평형 PNP 바이폴라 트랜지스터느 조절 영역(44)이 콜렉터 영역(42) 및 에미터 영역(52)보다 깊은 접합으로 형성되어 있는 것을 나타낸다.
콜렉터 영역(42) 안에 형성되어 있는 조절 영역(44)은 N+형으로 NPN 트랜지스터의 에미터와 같거나, 혹은 N-형으로 종래의 수평형 PNP 바이폴라 트랜지스터의 터브와 같다.
본 발명에서의 조절 영역(44)은 폭(W)은 2∼6㎛ 가 되어야 한다. 또한 에미터 영역(52)과의 간격 L은 2∼6㎛, 콜렉터 영역(42)과의 간격 X가 8㎛ 이상이 되면 되는데, 조절 영역(44)을 N+형을 이용하면 높은 내압을 얻을 수 있으며, N-형을 이용하면 높은 전류 구동 능력을 얻을 수 있다.
다음은 60V의 고전압에서의 실험값이다.
실험값으로 나타난 바와 같이 조절 영역(44)이 N+형일 때는 내압이 N-형일 때에는 전류 구동 능력이 더 크다. 따라서 필요에 따라 유형을 선택하여 사용할 수 있다.
제6도는 본 발명의 제1 실시예에 의한 수평형 PNP 바이폴라 트랜지스터의 제조 방법을 나타내는 단면도이다.
제6도에서와 같이, 먼저, N+형 매몰층(20)과, 매몰층(20) 위에 N형의 에피층(30)이 형성되고, 내부에 격리 영역(32)이 형성되어 각 소자가 형성될 활성영역이 정의된 통상의 P형 반도체 기판(10)을 준비한다.
계속하여 통상의 방법에 따라, 에미터 영역(52)과 콜렉터 영역(42)을 형성한다.
다음, 베이스 영역(34)을 형성하기 위한 N+형 불순물의 이온 주입시, 에미터 영역(52)과 콜렉터 영역(42) 사이에 각각에 대해 간격을 두고, 이온을 주입하여 N+형의 조절 영역(44)을 형성하여 완성한 단면이 제3도에 도시되어 있다.
이 때 조절 영역(44)은 얕은 접합이 되도록 형성하고, 조절 영역(44)은 폭(W)은 2∼6㎛ 가 되어야 한다. 또한 에미터 영역(52)과의 간격 L은 2∼6㎛, 콜렉터 영역(42)과의 간격 X가 8㎛ 이상이 되도록 형성한다.
이후의 공정은 통상의 제조 공정과 같다.
제7도는 본 발명의 제2 실시예에 의한 수평형 PNP 바이폴라 트랜지스터의 제조 방법을 나타낸 단면도이다.
N+형의 매몰층(20)과 매몰층(20) 위에 형성된 N형의 에피층(30)이 형성되어 있는 P형 반도체 기판(10)에 N형의 불순물을 저농도로 이온 주입하여 조절영역(44)을 형성한다.
그 다음 이온을 주입하고 확산을 진행하여 격리 영역(32)을 형성하고, 격리 영역(32)과 조절 영역(44)이 깊은 결합이 되도록 한다.
또한 조절 영역(44)은 폭(W)은 2∼6㎛가 되어야 한다. 또한 에미터 영역(52)과의 간격 L은 2∼6㎛, 콜렉터 영역(42)과의 간격 X까 8㎛ 이상이 되면 되는데, 조절 영역(44)을 N+형을 이용하면 높은 내압을 얻을 수 있으며, N+형을 이용하면 높은 전류 구동 능력을 얻을 수 있다.
이후는 통상의 제조 방법에 의해 진행한다.
다만, 조절 영역(44)이 에미터 영역(52)과 콜렉터 영역(42) 사이에 위치하도록 소자를 형성한다.
소자를 형성한 다음의 수평형 PNP 바이폴라 트랜지스터의 단면도가 제4도에 도시되어 있다.
제8도는 본 발명의 제3 실시예에 의한 수평형 PNP 바이폴라 트랜지스터의 제조 방법을 나타내는 단면도이다.
N+형의 매몰층(20)과 매몰층(20) 위에 형성된 N형의 에피층(30)이 형성되어 있는 P형 반도체 기판(10)에 격리 영역(32)을 형성하기 위한 이온 주입을 하고, 확산을 진행한다.
다음 N형의 불순물을 저농도로 이온 주입하여 조절 영역(44)을 형성한다. 이 경우 격리 영역(32)과 조절 영역(44) 사이에는 얕은 접합이 된다.
또한 조절 영역(44)은 폭(W)은 2∼6㎛가 되어야 한다. 또한 에미터 영역(52)과의 간격 L은 2∼6㎛, 콜렉터 영역(42)과의 간격 X가 8㎛ 이상이 되면 되는데, 조절 영역(44)을 N+형을 이용하면 높은 내압을 얻을 수 있으며, N-형을 이용하면 높은 전류 구동 능력을 얻을 수 있다.
이후는 통상의 제조 방법에 의해 진행한다.
다만, 조절 영역(44)이 에미터 영역(52)과 콜렉터 영역(42) 사이에 위치하도록 소자를 형성한다.
소자를 형성한 다음의 수평형 PNP 바이폴라 트랜지스터의 단면도가 제3도에 도시되어 있다.
따라서, 본 발명에 따른 수평형 PNP 바이폴라 트랜지스터는 통상의 기본적인 제조 공정으로 조절 영역을 형성하여 수평형 PNP 바이폴라 트랜지스터의 내압을 높여주고, 전류 구동 능력을 높여 수평형 바이폴라 트랜지스터의 성능을 향상하는 효과가 있다.

Claims (22)

  1. 반도체 기판,
    상기 반도체 기판 위에 형성되어 있는 제1 도전형의 매몰층,
    상기 매몰층 위에 형성되어 있는 제1 도전형의 에피층,
    상기 에피층에 형성되어 있으며 서로 간격을 두고 있는 제1 도전형의 베이스 영역과 제2 도전형의 콜렉터 영역 및 에미터 영역,
    상기 콜렉터 영역과 상기 에미터 영역 사이에 각각에 대해 간격을 두고 상기 에피층에 형성되어 있는 제1 도전형의 조절 영역을 포함하는 수평형 바이폴라 트랜지스터.
  2. 제 1항에서,
    상기 조절 영역의 폭이 2∼6㎛인 수평형 바이폴라 트랜지스터.
  3. 제1항 또는 제2항에서,
    상기 조절 영역이 상기 에미터 영역과 2∼6㎛의 간격, 상기 콜렉터 영역과 최소한 8㎛의 간격을 두고 형성되어 있는 수평형 바이폴라 트랜지스터.
  4. 제1항 또는 제2항에서,
    상기 조절 영역이 상기 콜렉터 영역 및 상기 에미터 영역보다 깊은 접합을 하고 있는 수평형 바이폴라 트랜지스터.
  5. 제1항 또는 제2항에서,
    상기 조절 영역이 상기 콜렉터 영역 및 상기 에미터 영역보다 얕은 접합을 하는 수평형 바이폴라 트랜지스터.
  6. 반도체 기판에 제1 도전형의 매몰층을 형성하는 단계,
    상기 매몰층 위에 제1 도전형의 에피층을 형성하는 단계,
    상기 에피층에 서로 간격을 둔 제2 도전형의 에미터 영역과 콜렉터 영역을 형성하는 단계,
    상기 에피층에 제1 도전형의 이온을 주입하여, 상기 에미터 영역과 상기 콜렉터 영역 사이의 상기 기판에 상기 에미터 영역과 상기 콜렉터 영역 각각에 대해 간격을 두고 조절 영역을 형성하고 이와 동시에 상기 에미터 영역, 콜렉터 영역 및 조절 영역과 간격을 두고 베이스 영역을 형성하는 단계를 형성하는 단계를 포함하는 수평형 바이폴라 트랜지스터의 제조 방법.
  7. 제6항에서,
    상기 조절 영역의 폭을 2∼6㎛으로 형성하는 수평형 바이폴라 트랜지스터의 제조 방법.
  8. 제6항 또는 제7항에서,
    상기 조절 영역을 상기 에미터 영역과 2∼6㎛의 간격, 상기 콜렉터 영역과 최소한 8㎛의 간격을 두고 형성하는 수평형 바이폴라 트랜지스터의 제조 방법.
  9. 제6항 또는 제7항에서,
    상기 조절 영역은 상기 에미터 영역 및 콜렉터 영역보다 얕은 접합을 가지도록 형성하는 수평형 바이폴라 트랜지스터의 제조 방법.
  10. 제6항에서,
    상기 조절 영역을 고농도의 이온 주입으로 형성하는 수평형 바이폴라 트랜지스터의 제조 방법.
  11. 반도체 기판에 제1 도전형의 매몰층을 형성하는 단계,
    상기 매몰층 위에 제1 도전형의 에피층을 형성하는 단계,
    상기 에피층에 제1 도전형의 이온을 주입하여 조절 영역을 형성하는 단계,
    이온의 주입과 확산으로 상기 에피층에 격리 영역을 형성하는 단계,
    상기 조절 영역을 기준으로 양쪽으로 상기 조절 영역과 간격을 두고 상기 에피층에 제2 도전형의 에미터 영역과 콜렉터 영역을 형성하는 단계,
    상기 에피층에 상기 에미터 영역과 상기 콜렉터 영역과 간격을 두고 제1도전형의 베이스 영역을 형성하는 단계를 포함하는 수평형 바이폴라 트랜지스터의 제조 방법.
  12. 제11항에서,
    상기 조절 영역의 폭을 2∼6㎛으로 형성하는 수평형 바이폴라 트랜지스터의 제조 방법.
  13. 제11항 또는 제12항에서,
    상기 조절 영역을 상기 에미터 영역과 2∼6㎛의 간격, 상기 콜렉터 영역과 최소한 8㎛의 간격을 두고 형성하는 수평형 바이폴라 트랜지스터의 제조 방법.
  14. 제11항 또는 제12항에서,
    상기 조절 영역은 상기 에미터 영역 및 콜렉터 영역보다 깊은 접합을 가지도록 형성하는 수평형 바이폴라 트랜지스터의 제조 방법.
  15. 제11항에서,
    상기 조절 영역을 저농도의 이온을 주입하여 형성하는 수평형 바이폴라 트랜지스터의 제조 방법.
  16. 제11항에서,
    상기 조절 영역을 고농도의 이온 주입으로 형성하는 수평형 바이폴라 트랜지스터의 제조 방법.
  17. 반도체 기판에 제1 도전형의 매몰층을 형성하는 단계,
    상기 매몰층 위에 제1 도전형의 에피층을 형성하는 단계,
    상기 에피층에 이온의 주입과 확산으로 격리 영역을 형성하는 단계,
    상기 에피층에 제1 도전형의 이온을 주입하여 조절 영역을 형성하는 단계,
    상기 조절 영역을 기준으로 양쪽으로 상기 조절 영역과 간격을 두고 상기 에피층에 제2 도전형의 에미터 영역과 콜렉터 영역을 형성하는 단계,
    상기 에피층에 상기 에미터 영역과 상기 콜렉터 영역과 간격을 두고 제1 도전형의 베이스 영역을 형성하는 단계를 포함하는 수평형 바이폴라 트랜지스터의 제조 방법.
  18. 제17항에서,
    상기 조절 영역의 폭을 2∼6㎛으로 형성하는 수평형 바이폴라 트랜지스터의 제조방법.
  19. 제17항 또는 제18항에서,
    상기 조절 영역을 상기 에미터 영역과 2∼6㎛의 간격, 상기 콜렉터 영역과 최소한 8㎛ 의 간격을 두고 형성하는 수평형 바이폴라 트랜지스터의 제조방법.
  20. 제17항 또는 제18항에서,
    상기 조절 영역은 상기 에미터 영역 및 콜렉터 영역보다 얕은 접합을 가지도록 형성하는 수평형 바이폴라 트랜지스터의 제조 방법.
  21. 제17항에서,
    상기 조절 영역을 저농도의 이온을 주입하여 형성하는 수평형 바이폴라 트랜지스터의 제조 방법.
  22. 상기 조절 영역을 고농도의 이온 주입으로 형성하는 수평형 바이폴라 트랜지스터의 제조 방법.
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