KR0169791B1 - 수평구조 바이폴라 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 고내압 공정에 적용할 수 있도록 전류 구동 능력과 내압을 향상시킨 수평구조 바이폴라(LPNP:Lateral PNP) 트랜지스터 및 그 제조 방법에 관한 것으로서, 제1전도형의 반도체 기판: 상기 기판상에 형성된 제2전도형의 에피텍셜층: 상기 기판과 에피텍셜층 사이에 형성된 제2전도형의 매몰층: 상기 에피택셜층의 상부로부터 기판의 표면 근방까지 형성된 제1전도형의 분리 영역: 상기 분리 영역의 안쪽에 이격되게 순차적으로 형성된 제1전도형의 튜브형 콜렉터 영역 및 제2전도형의 튜브형 제1불순물층: 상기 제1불순물층 안쪽의 에피택셜층 표면 근방에 형성된 제2전도형의 제2불순물층: 상기 제2불순물층의 내부에 형성된 제1전도형의 에미터 영역: 및 상기 분리 영역과 콜랙터 영역 사이의 에피택셜층 표면 근방에 형성된 베이스 영역을 포함하여 이루어진 것이다.

Description

수평구조 바이폴라 트랜지스터 및 그 제조방법
제1도는 종래 수평구조 바이폴라 트랜지스터의 구조 단면도.
제2도는 본 발명에 따른 수평구조 바이폴라 트랜지스터의 구조 단면도.
제3도는 제2도에 도시된 트랜지스터의 평면 구성도.
제4도는 본 발명에 따른 수평구조 바이폴라 트랜지스터의 다른 실시예의 구조 단면도.
제5도는 본 발명에 따른 수평구조 바이폴라 트랜지스터의 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘 기판 20 : 매몰층
30 : 에피택셜층 40 : 분리 영역
50,55,55a : NTUB 60 : 에미터 영역
70 : 콜랙터 영역 80 : 베이스 영역
90,91 : 전극 100,101,102,103 : 포토레지스트
본 발명은 수평구조 바이폴라 트랜지스터 및 그 제조방법에 관한 것으로서, 보다 상세하게는 고내압 공정에 적용할 수 있도록 전류 구동 능력과 내압을 향상시킨 수평구조 바이폴라(LPNP: Lateral PNP)트랜지스터 및 그 제조 방법에 관한 것이다.
LPNP트랜지스터는 NPN트랜지스터 보다 상대적으로 낮은 전류 구동 능력을 가지고 있기 때문에 반도체 장치의 고내압 공정에 이용하기 위해서는, 예를 들어 파워용으로 사용되고 있는 IC(집접회로)에 적용하기 위해서는 전류 구동 능력을 향상시켜야 한다.
구체적으로는 텔레비젼이나 모니터의 수직편향회로에는 50∼70V정도에 견디는 트랜지스터가 사용되어야 하므로, 여기에 LPNP트랜지스터를 적용하기 위해서는 최대 약 500μA의 전류 구동 능력을 갖도록 설계하여야 한다.
그러나 종래 LPNP트랜지스터는 제1도에 도시된 것과 같이, P형 실리콘 기판(10)과 N-에피택셜층(30)사이에 매몰층(20)이 형성되고, 상기 에피택셜층(30)의 표면 근방에 에미터, 콜랙터 및 베이스 영역(60)(70)(80)이 형성되어 있으며, 이의 최대 전류 구동 능력은 100∼200μA정도로 매우 낮다
이러한 LPNP의 전류 구동 능력을 높이기 위해서는 N-에피택셜층의 비저항(LPNP 베이스 농도)을 작게 하면 되지만, 전류 구동 능력을 높히기 위해 에피택셜층의 비저항을 감소시키면 LPNP의 내압과 NPN의 특성 변화가 발생하기 때문에 이의 적용이 어렵다.
따라서, 에피택셜층의 비저항을 변화시키지 않으면서 LPNP베이스 부분의 비저항만 줄이는 NTUB(에미터를 둘러싸고 있는 N형 불순물층)을 형성하여 LPNP전류 특성을 향상시키는 방법이 제시되었다.
그러나 이 방법 또한 NTUB라는 새로운 마스크층을 형성해야 하고, NTUB을 확산시키는 공정이 추가되는 공정상 단점이 있으며, LPNP의 전류 구동 능력은 향상되지만 확산 조건에 따라 내압이 달라질 가능성이 농후하여 범용성있게 사용될 수 없다는 단점이 갖고 있다.
따라서 본 발명은 상기 문제점을 해결하고자 한 것으로, 그 주된 목적은 LPNP의 베이스 폭을 넓게 형성하지 않으면서 기존 NTUB와 NPN에미터를 이용하여 내압 및 전류 구동 능력이 향상시킨 수평구조 바이폴라 트랜지스터을 제공하는데 있다.
또한 본 발명의 다른 목적은 내압 및 전류 구동 능력이 향상된 수평구조 바이폴라 트랜지스터의 바람직한 제조방법을 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위한 수평구조 바이폴라 트랜지스터는,
제1전도형의 반도체 기판:
상기 기판상에 형성된 제2전도형의 에피텍셜층:
상기 기판과 에피택셜층 사이에 형성된 제2전도형의 매몰층:
상기 에피택셜층의 상부로부터 기판의 표면 근방까지 형성된 제1전도형의 분리 영역;
상기 분리 영역의 안쪽에 이격되게 상기 에피택셜층의 표면 근방에 순차적으로 형성된 제1전도형의 튜브형 콜렉터 영역 및 제2전도형의 튜브형 제1불순물층;
상기 제1불순물층 안쪽의 에피택셜층 표면 근방에 형성된 제2전도형의 제2불순물층;
상기 제2불순물층의 내부에 형성되는 제1전도형의 에미터 영역; 및
상기 분리 영역과 콜랙터 영역 사이의 에피택셜층 표면 근방에 형성되는 베이스 영역을 포함하여 이루어진 데에 그 특징이 있다.
또한 상기 수평구조 바이폴라 트랜지스터의 제조 방법은,
제1전도형의 반도체 기판상에 제2전도형의 매몰층 및 제2전도형의 에피택셜층을 형성하는 단계;
상기 에피택셜층에 분리 영역을 형성하는 단계;
상기 분리 영역의 안쪽 상기 에피텍셜층의 표면 근방에 제1전도형의 제2불순물층을 형성하는 단계;
상기 제1불순물층 내부에 제1전도형의 에미터 영역을 형성하는 단계;
상기 제1불순물층의 외곽으로 이격되게 상기 에피택셜층의 표면 근방에 제2전도형의 튜브형 콜렉터 영역을 형성하는 단계;
상기 제1불순물층과 콜렉터 영역 사이의 상기 에피택셜층의 표면 근방에 제2전도형의 튜브형 제2불순물층을 형성하는 단계;
상기 콜렉터 영역의 외곽에 이격되도록 상기 에피택셜층 표면 근방에 베이스 영역을 형성하는 단계를 포함하여 이루어진다.
이하, 본 발명에 따른 수평구조 바이폴라 트랜지스터 및 그 제조 방법을 첨부된 도면에 의거 상세히 설명하고자 한다.
제2도는 본 발명에 따른 LPNP트랜지스터의 구조 단면도이고, 제3도는 제2도의 평면 구성도이다.
도면을 참조하면, P형 실리콘 기판(10)상에 N+매몰층(20)이 형성되어 있고, 그 상부에 N-에피택셜층(30)이 형성되어 있다. 상기 에피택셜층(30)의 외곽에는 상부로부터 기판의 표면 근방까지 불순물이 주입/확산되어 있는 P형 분리 영역(40)즉, 붕소가 도핑된 아이솔레이션 영역(40)이 형성되어 있고, 그 안쪽의 상기 에피택셜층(30)의 표면 근방에 붕소가 도핑된 콜랙터 영역(70)과 에미터 영역(60)과, 비소가 도핑된 베이스 영역(80) 및 복수개의 NTUB(50)(55)가 형성되어 있다.
보다 구체적으로 설명하면, 상기 아이솔레이션 영역(40)의 안쪽에 튜브형의 콜렉터 영역(70)과, 튜브형의 N+TUB(55)가 순서대로 이격된 상태로 형성되어 있으며, 상기 N+TUB(55)의 안쪽의 에피택셜층 표면전부에는 제2불순물층이 형성되어 있다. 그리고 상기 제2불순물층(50)의 내부에는 붕소가 도핑된 에미터 영역(60)이 형성되어 결국, 제2불순물층은 상기 에미터 영역(60)을 감싸는 형태의 N-TUB(50)를 이루게 된다. 즉, 또한 상기 분리 영역(40)과 콜렉터 영역(70)사이의 에피택셜층 표면 근방에는 상기 두 영역(40)(70)과 이격된 상태로 베이스 영역(80)이 형성되어 있다.
제4도는 본 발명의 다른 실시예를 보인 것으로, 제2도에 도시한 수평구조 바이폴라 트랜지스터의 N-및 N+TUB(50)(55)가 일부 중복되게 겹쳐 형성되어 있는 구조를 보이는 것이다.
제5도는 본 발명에 따른 트랜지스터의 제조 공정도이다.
먼저 제5a,b도에 도시된 바와 같이, P형 실리콘 기판(10) 상에 포토레지스트(100)패턴을 형성하고 이를 마스크로 사용하여 비소 이온을 실리콘 기판(10)의 표면 근방에 고농도로 주입하고, 상기 포토래지스트(100)를 제거한 후 N-에피택셜층(30)을 형성한다.
다음 제5c도에 도시된 바와 같이, 상기 에피택셜층(30)에 P형 불순물, 바람직하게는 붕소 이온을 주입/확산하여 소자 분리 영역(40)을 형성한다.
그리고 제5d도에 도시된 바와 같이, 상기 에피택셜층(30)의 상부에 다른 포토레지스트(101)패턴을 형성하고, 이를 마스크로 사용하여 에피택셜층(30)의 표면 근방에 비소 이온을 저농도로 주입하여 제1불순물을 형성한다.
다음 제5e도에 도시된 바와 같이, 상기 결과물의 상부에 또 다른 포토레지스트(102) 패턴을 형성하고, 이를 마스크로 사용하여 상기 제1불순물층의 내부에 붕소 이온을 주입하여 에미터 영역(60)을 형성하고, 이것의 바깥쪽 에피택셜층(40)의 표면 근방에 붕소 이온을 주입하여 원형 즉, 튜브형의 콜렉터 영역(70)을 형성한다. 이때에 상기 에미터영역(60)과 콜랙터 영역(70)은 하나의 마스크를 이용하여 형성하거나 별도의 마스크를 사용하여 형성 할 수 있으며, 에미터 영역(60)의 형성에 의해 상기 제1불순물층은 튜브형의 N-TUB(50)를 형성하게 된다.
다음 제5f도에 도시된 바와 같이, 상기 결과물의 상부에 또 다른 포토레지스트(103) 패턴을 형성하고, 이를 마스크로 사용하여 상기 N-TUB(50)의 바깥쪽에 근접되도록 또 다른 N+TUB(55)를 형성하고, 이 N+TUB와 함께 또는 다른 마스크를 사용하여 상기 콜랙터 영역(70)과 아이솔레이션 영역(40)사이에 베이스 영역(80)을 형성한다.
그런 다음, 상기 결과물상에 절연막 및 전극을 형성하여 본 발명의 수평구조 바이폴라 트랜지스터를 제조할 수 있다.
이러한 본 발명의 트랜지스터는 높은 내압 및 전류 구동 능력을 향상시키기 위해서는 LPNP 에미터와 콜렉터 사이에 추가되는 NTUB 조건 및 NPN에미터 조건이 다음과 같을 때 최고의 효과를 나타낸다.
다시말해서, N+TUB(55)즉, NPN의 에미터 영역의 폭(W)은 2∼6㎛, LPNP의 에미터 영역(60)과 N+TUB(55) 사이의 거리(L)즉, N-TUB(50)의 폭은 2∼6㎛, LPNP의 콜렉터 영역(70)과 N+TUB(55)(NPN의 에미터 영역)사이의 거리(X)는 8㎛이상이 되도록 설계해야 한다.
이상과 같은 공정에 의해 제조한 본 발명의 수평구조 바이폴라 트랜지스터를 60V의 공정 조건에서 실험하였으며, 그 결과 NPN의 에미터 영역(N+TUB)(55)을 사용할 때에는 내압(BVceo)86V,정류구동능력(Icmax)108uA이었고,N-TUB(50)을 사용할 때에는 BVceo=71V, Icmax=1mA이었다.
상기 실험 결과를 보면 높은 내압을 갖는 공정이 필요하면, NPN에미터 영역을 사용하고, 높은 전류 구동 능력이 필요하면 N-TUB(50)을 사용하면 된다. 그리고 높은 전류 구동 능력 및 내압을 구현하기 위해서는 두 조건을 같이 사용해야 한다는 결론을 얻을 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명은 높은 내압 및 전류구동능력을 갖는 수평구조 바이폴라 트랜지스터를 NTUB의 형성 공정을 마스크의 추가없이 베이스 영역 형성시 함께 형성할 수 있도록하여 간단한 공정에 의해 제조할 수 있도록 한 것이다.

Claims (8)

  1. 제1전도형의 반도체 기판; 상기 기판상에 형성된 제2전도형의 에피텍셜층; 상기 기판과 에피텍셜층 사이에 형성된 제2전도형의 매몰층; 상기 에피택셜층의 상부로부터 기판의 표면 근방까지 형성된 제1전도형의 분리영역; 상기 분리 영역의 안쪽에 이격되게 상기 에피택셜층의 표면 근방에 순차적으로 형성된 제1전도형의 튜브형 콜렉터 영역 및 제2전도형의 튜브형 제1불순물층; 상기 제1불순물층 안쪽의 에피택셜층 표면 근방에 형성된 제2전도형의 제2불순물층; 상기 제2불순물층의 내부에 형성된 제1전도형의 에미터 영역; 및 상기분리 영역과 콜랙터 영역 사이의 에피택셜층 표면 근방에 형성된 베이스 영역을 포함하여 이루어지는 수평 구조 바이폴라 트랜지스터.
  2. 제1항에 있어서, 상기 제1불순물층이 상기 제2불순물층과 일부 겹치도록 형성한 것을 특징으로 하는 수평 구조 바이폴라 트랜지스터.
  3. 제1항과 제2항 중 어느 한 항에 있어서, 상기 에미터 영역과 제2불순물층 사이의 거리가 2∼6㎛인 것을 특징으로 하는 수평구조 바이폴라 트랜지스터.
  4. 제1항과 제2항 중 어느 한 항에 있어서, 상기 제2불순물층은 폭이 2∼6㎛인 것을 특징으로 하는 수평구조 바이폴라 트랜지스터.
  5. 제1항과 제2항 중 어느 한 항에 있어서, 상기 콜랙터 영역과 제2불순물층의 사이의 거리가 8㎛이상인 것을 특징으로 하는 수평구조 바이폴라 트랜지스터.
  6. 제1전도형의 반도체 기판상에 제2전도형의 매몰층 및 에피택셜층을 형성하는 단계; 상기 에피택셜층에 분리 영역을 형성하는 단계; 상기 분리 영역의 안쪽 상기 에피텍셜층의 표면 근방에 제1전도형의 제2불순물층을 형성하는 단계; 상기 제1불순물층 내부 상기 에피택셜층의 표면 근방에 제1전도형의 에미터 영역을 형성하는 단계; 상기 제1불순물층의 외곽으로 이격되어 둘러싸도록 상기 에피택셜층의 표면 근방에 제2전도형의 콜렉터 영역을 형성하는 단계; 상기 제1불순물층과 콜렉터 영역 사이에 제1불순물층을 둘러싸는 제2전도형의 제2불순물층을 형성하는 단계; 상기 콜렉터 영역의 외곽에 이격되도록 상기 에피택셜층 표면 근방에 베이스 영역을 형성하는 단계를 포함하여 이루어지는 수평구조 바이폴라 트랜지스터의 제조 방법.
  7. 제6항에 있어서, 상기 베이스 영역과 제2불순물층을 마스크의 추가 없이 동시에 형성하는 것을 특징으로 하는 수평구조 바이폴라 트랜지스터의 제조 방법.
  8. 제6항에 있어서, 상기 콜렉터 영역과 에미터 영역 사이에 형성되는 제1불순물층과 제2불순물층을 일부 겹쳐지게 형성하는 것을 특징으로 하는 수평구조 바이폴라 트랜지스터의 제조방법.
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