KR100275093B1 - 반도체 장치 - Google Patents
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Abstract
n웰의 주위에 n-웰을 설치하여 리서프(RESURF)동작을 시키는 종래의 고내압 분리의 섬구조에서는 p-반도체 기판으로부터 신장하는 공핍층이 p형 섬에 도달하여 펀치스루를 일으켜서 내압이 제한된다.
p-반도체 기판에 n웰을 형성하고, 이 위에 p-에피택셜층을 형성한다. n웰상의 p-에피택셜층에, n-웰을 넓게 형성하여, 리서프 동작을 시킨다. 이 n-웰중에 n웰의 윗쪽으로 p섬을 형성하여, 고내압 분리의 섬영역을 형성한다.
Description
본 발명은 고내압 분리구조를 가지는 반도체 장치에 관한 것이다.
종래의 고내압반도체 장치에서 고내압 리서프(RESURF) 구조를 이용한 섬영역의 단면도를 도 9에 나타낸다. 도 9(a)는 단면구조를 도시한 도면, 도 9(b)은 평면구조를 설명하기 위한 도면이다. 또, 도 9(a)는 도 9(b)의 한 점쇄선에서의 단면구조를 나타낸다.
도 9에서, 1은 p형 반도체 기판, 2는 n형 웰, 4는 n-형 웰, 5는 n형 웰2의 표면상에 형성된 p형 섬이며, nchMOS 트랜지스터의 백게이트영역으로 되어 있다.
여기서 n-형 웰4은 고내압을 얻기 위한 것이고, n형 웰2에 고전압이 인가되었을 때에 n-형 웰4은 대개 공핍화함으로써 표면전계를 완화하고 있으며, 이것은 리서브 동작으로서 일반적으로 알려져 있는 기술이다(리서브구조에 관해서는, 예컨대 USP 4, 292, 642호를 참조).
이러한 구성으로 고전위의 섬영역을 형성한 경우, 다음과 같은 문제점이 있다.
첫째, n형 웰2을 충분히 깊게 형성하지 않으면, p-형 반도체 기판1으로부터 신장되는 공핍층이 p형 섬5에 도달함으로 인한 펀치스루에 의해, 전체의 내압이 제한되어 버리는 것이다.
둘째, n형 웰2에 버티컬 npnTr, nchDMOS등, n형 웰2 자체를 전극으로서 사용하는 소자를 형성한 경우, n형 웰2에 상당하는 부분의 저항이 크게 소자특성이 나빠져 버리는 것이다.
도 10은 도 9의 n형 웰2에, 버티컬 npnTr을 형성한 예를 나타내고 있다. 도면 10(a)은 단면도이며, 도 10(b)의 평면도의 한점쇄선에서의 단면을 나타내고 있다. 이와 같이, n형 웰2 자체를 전극으로서 사용하는 경우, n형 웰2에 상당하는 부분의 저항이 크게되어 소자특성이 나빠져 버린다.
셋째, 전술한 바와 같은 BipTr을 내장시키는 경우, 섬영역을 일부 분할하여, 그 사이의 p-형 반도체 기판1의 영역이 공핍화함으로써 소자간 분리를 확보하는 방법이 있지만, p-형 반도체 기판1의 표면의 농도는 일반적으로 낮고, n형 반전하여 리이크가 생기기 쉬운 것과, 반대로 이것을 방지하기 위해서 표면에 반전방지용의 확산영역을 추가하면, 이 확산영역에 기인한 섬내압의 저하가 발생한다고 하는 문제가 있는 것이다.
도 11은 도 9의 섬영역을 분할하여, 분할된 n형 웰2의 사이에 나타난 p형 반도체 기판1의 표면에 반전방지용의 p형확산영역7을 형성한 예를 나타낸다. 도 11(a)은 단면도이고, 도 11(b)의 평면도의 한 점쇄선에서의 단면을 나타내고 있다. 이와 같이 한 경우에는, 오히려 섬내압의 저하를 초래할 우려가 있다.
본 발명은 이러한 종래의 고내압 반도체 장치에서의 문제를 해결하기 위해서 이루어진 것으로, 고내압 분리된 섬영역내에 형성된 섬에 펀치스루를 억제할 수 있고, 또, 섬영역에 버티컬 npnTr, nchDMOS등 종형디바이스를 내장하는 경우, 디바이스하부의 확산저항을 낮게 함으로써 종형디바이스의 특성을 개선할 수 있도록 한, 고내압 분리구조를 가지는 반도체 장치를 제공하고자 하는 것이다.
본 발명의 반도체 장치는, 제 1도전형의 반도체 기판(적절한 예로서는 p-형 반도체 기판. 이하, 마찬가지의 적절한 예를 괄호내에 나타낸다)와, 이 제l 도전형의 반도체 기판(p-형 반도체 기판)에 형성된 불순물 농도가 상대적으로 높은 제 2도전형의 웰(n형 웰)과, 이 불순물 농도가 상대적으로 높은 제 2도전형의 웰(n형 웰2)을 포함하는 상기 제 1도전형의 반도체 기판(p-형 반도체 기판)상에 형성된 제 1도전형의 에피택셜 영역(p-형 에피영역)과, 이 제 1도전형의 에피택셜 영역(p-형 에피영역)중에 상기 불순물 농도가 상대적으로 높은 제 2도전형의 웰(n형 웰)을 포함하는 영역에서 상기 불순물 농도가 상대적으로 높은 제 2도전형의 웰(n형 웰)에 이르도록 형성된 불순물 농도가 상대적으로 낮은 제 2도전형의 웰(n-형 웰)을 구비한 고내압 분리구조를 가지는 것을 특징으로 하는 것이다.
또, 본 발명의 반도체 장치는 제 1도전형의 반도체 기판(p-형 반도체 기판)과, 이 제 1도전형의 반도체 기판(p-형 반도체 기판)에 형성된 불순물 농도가 상대적으로 높은 제 1 및 제 2의 제 2도전형의 웰(제 1 및 제 2의 n형 웰)과, 이 불순물 농도가 상대적으로 높은 제 1 및 제 2의 제 2도전형의 웰(제 1 및 제 2의 n형 웰)을 포함하는 상기 제 1도전형의 반도체 기판(p-형 반도체 기판)상에 형성된 제 1도전형의 에피택셜 영역(p-형 에피영역)과, 상기 불순물 농도가 상대적으로 높은 제 1 및 제 2의 제 2도전형의 웰(제 1 및 제 2의 n형 웰)의 적어도 일부를 각각 포함하는 영역에서, 상기 불순물 농도가 상대적으로 높은 제 1 및 제 2의 제 2도전형의 웰(제 1 및 제 2의 n형 웰)에 이르도록 상기 제 1도전형의 에피택셜 영역(p-형 에피영역)중에 형성된, 불순물 농도가 상대적으로 낮은 제 1 및 제 2의 제 2도전형의 웰(제 1 및 제 2의 n-형 웰)을 구비하고, 또한 상기 불순물 농도가 상대적으로 낮은 제 1 및 제 2의 제 2도전형의 웰(제 1 및 제 2의 n-형 웰)이, 상기 불순물 농도가 상대적으로 높은 제 1 및 제 2의 제 2도전형의 웰(제 1 및 제 2의 n형 웰)을 포함하는 영역의 외주부에 연재하도록 형성된, 고내압 분리구조를 가지는 것을 특징으로 하는 것이다.
또 본 발명의 반도체 장치는, 상기 불순물 농도가 상대적으로 낮은 제 1 및 제 2의 제 2도전형의 웰(제 1 및 제 2의 n-형 웰)의 사이에 끼워진 상기 제 1도전형의 에피택셜 영역(p-형 에피영역)의 표면에, 상대적으로 불순물 농도가 높은 제 1도전형의 영역(p 영역)을 형성한 것을 특징으로 하는 것이다.
또, 본 발명의 반도체 장치는, 상기 불순물 농도가 상대적으로 높은 제 2도전형의 웰(n형 웰)의 안에, 불순물 농도가 상대적으로 더 높은 제 2도전형의 영역(n+영역)을 형성한 것을 특징으로 하는 것이다.
또, 본 발명의 반도체 장치는, 상기 불순물 농도가 상대적으로 낮은 제 2도전형의 웰(n-1형 웰)의 안에 회로소자를 형성한 것을 특징으로 하는 것이다.
또, 본 발명의 반도체 장치는, 제 1도전형의 반도체 기판(p-형 반도체 기판)과, 이 제 1도전형의 반도체 기판(p형 반도체 기판)에 형성된 불순물 농도가 상대적으로 낮은 제 2도전형의 웰(n-형 웰)과, 이 불순물 농도가 상대적으로 낮은 제 2도전형의 웰(n-형 웰)을 포함하는 상기 제 1도전형의 반도체1기판(p-형 반도체 기판)위에 형성된 제 1도전형의 에피택셜 영역(p-형 에피영역)과, 상기 불순물 농도가 상대적으로 낮은 제 2도전형의 웰(n-형 웰)의 일부의 영역에서 상기 불순물 농도가 상대적으로 낮은 제 2도전형의 웰(n-형 웰)에 도달하도록 상기 제 1도전형의 에피택셜 영역(p-형 에피영역)중에 형성된 불순물 농도가 상대적으로 높은 제 2도전형의 웰(n형 웰)을 구비한 고내압 분리구조를 가지는 것을 특징으로 하는 것이다.
또, 본 발명의 반도체 장치는, 제 1도전형의 반도체 기판(p형 반도체 기판)과, 이 제 1도전형의 반도체 기판(p-형 반도체 기판)에 형성된 불순물 농도가 상대적으로 낮은 제 1 및 제 2의 제 2도전형의 웰(제 1 및 제 2의 n-형 웰)과, 이 불순물 농도가 상대적으로 낮은 제 1 및 제 2의 제 2도전형의 웰(제 1 및 제 2의 n-형 웰)을 포함하는 상기 제 1도전형의 반도체 기판(p-형 반도체 기판)상에 형성된 제 1도전형의 에피택셜 영역(p-형에피영역)과, 상기불순물 농도가 상대적으로 낮은 제 1 및 제 2의 제 2도전형의 웰(제 1 및 제 2의 n-형 웰)의 일부의 영역에서 상기 불순물 농도가 상대적으로 낮은 제 1 및 제-2의 제 2도전형의 웰(제 1 및 제 2의 n-형 웰)에 도달하도록 상기 제 1도전형의 에피택셜 영역(p-형에피영역)중에 형성된 불순물 농도가 상대적으로 높은 제 1 및 제 2의 제 2도전형의 웰(제 1 및 제 2의 n형 웰)을 구비하고, 또 상기 불순물 농도가 상대적으로 낮은 제 1 및 제 2의 제 2도전형의 웰(제 1 및 제 2의 n-형 웰)이 상기 불순물 농도가 상대적으로 높은 제 1 및 제 2의 제 2도전형의 웰(제 1 및 제 2의 n형 웰)을 포함하는 영역의 외주부에 연재하도록 형성된 고내압 분리구조를 가지는 것을 특징으로 하는 것이다.
또, 본 발명의 반도체 장치는, 상기 불순물 농도가 상대적으로 높은 제 1 및 제 2의 제 2도전형의 웰(제 1 및 제 2의 n형 웰)의 사이에 끼워진 상기 제 1도전형의 에피택셜 영역(p-형 에피영역)의 표면에, 상대적으로 불순물 농도가 높은 제 1도전형의 영역(p형 영역)을 형성한 것을 특징으로 하는 것이다.
또, 본 발명의 반도체 장치는, 상기 불순물 농도가 상대적으로 높은 제 2도전형의 웰(n 형 웰)의 안에 회로소자를 형성한 것을 특징으로 하는 것이다.
또, 본 발명의 반도체 장치는, 제 1도전형의 반도체 기판(p-형 반도체 기판)과, 이 제 1도전형의 반도체 기판(p-형 반도체 기판)에 형성된 불순물 농도가 상대적으로 높은 제 2도전형의 웰(n형 웰)과, 이 불순물 농도가 상대적으로 높은 제 2도전형의 웰(n형 웰)을 포함하는 상기 제 1도전형의 반도체 기판(p-형 반도체 기판)상에 형성된 제 1도전형의 에피택셜 영역(p-형에피영역)과, 이 제 1도전형의 에피택셜 영역(p-형 에피영역)중에 상기 불순물 농도가 상대적으로 높은 제 2도전형의 웰(n형 웰)상의 소정부분을 제외하고, 상기 불순물 농도가 상대적으로 높은 제 2도전형의 웰(n형 웰)을 포함하는 영역에서, 상기 불순물 농도가 상대적으로 높은 제 2도전형의 웰(n형 웰)에 이르도록 형성된 불순물 농도가 상대적으로 낮은 제 2도전형의 웰(n-형 웰)을 구비한 고내압 분리구조를 가지는 것을 특징으로 하는 것이다.
또, 본 발명의 반도체 장치는, 상기 불순물 농도가 상대적으로 높은 제 2도전형의 웰(n 형 웰)상의 소정부분의 상기 제 1도전형의 에피택셜 영역(p-형에피영역)을 사용하여 회로소자를 형성하는 것을 특징으로 하는 것이다.
또, 본 발명의 반도체 장치는, 상기 제 1도전형의 반도체 기판이 p형실리콘반도체 기판 이고, 상기 불순물 농도가 상대적으로 높은 제 2도전형의 웰이 n형 실리콘반도체웰이며, 상기 제 1도전형의 에피택셜 영역이 p-형실리콘 에피택셜 영역이고, 상기 불순물 농도가 상대적으로 낮은 제 2도전형의 웰이 n-형실리콘웰인 것을 특징으로 하는 것이다.
도 1은 본 발명의 실시의 형태 1에 의한 고내압 분리구조를 가지는 반도체 장치에서의 고내압 분리섬영역의 구조를 나타내는 도면.
도 2는 본 발명의 실시의 형태 1에 의한 반도체 장치에서, 고내압 분리의 섬영역에 npnTr을 내장한 경우의 도면.
도 3은 본 발명의 실시의 형태 2에 의한 반도체 장치에서의, 고내압 분리섬영역의 구조를 나타내는 도면.
도 4는 본 발명의 실시의 형태 3에 의한 반도체 장치에서의 고내압 분리섬영역의 구조를 나타내는 도면.
도 5는 본 발명의 실시의 형태 3에 의한 반도체 장치에서, 고내압 분리의 섬영역에 npnTr을 내장한 경우의 도면.
도 6은 본 발명의 실시의 형태 4에 의한 반도체 장치에서, 고내압 분리섬영역의 구조를 나타내는 도면.
도 7은 본 발명의 실시의 형태 5에 의한 반도체 장치에서의, 고내압 분리섬영역의 구조를 나타내는 도면.
도 8은 본 발명의 실시의 형태 6에 의한 반도체 장치에서의, 고내압 분리섬영역의 구조를 나타내는 도면.
도 9는 종래의 고내압 반도체 장치에서의 고내압 분리섬영역의 구조를 나타내는 도면.
도 10은 종래의 고내압 반도체 장치에서, 고내압 분리의 섬영역에 npnTr을 내장한 경우의 도면.
도 11은 종래의 고내압 반도체 장치에서의, 분할된 고내압 분리의 섬영역의 구조를 나타내는 도면.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 제 1도전형의 반도체 기판(p-형 반도체 기판)
2,2a,2b : 불순물 농도가 상대적으로 높은 제 2도전형의 웰(n형 웰)
3 : 제 1도전형의 에피택셜 영역(p-형 에피영역)
4,4a,4b : 불순물 농도가 상대적으로 낮은 제 2도전형의 웰(n-형 웰)
5 : p형 영역(p형 섬) 5a : p형 영역
6 : n형 영역
7 : 불순물 농도가 상대적으로 높은 제 1도전형의 영역(p형 영역)
8 : 불순물 농도가 상대적으로 더 높은 제 2도전형의 영역(n+영역)
이하, 본 발명의 실시의 형태에 관해서, 도면을 참조하여 설명한다. 또, 도면중의 동일한 부호는 각각 동일, 또는 상당부분을 나타낸다.
(실시의 형태 1)
도 1은, 본 발명의 실시의 형태 1에 의한 고내압의 반도체 장치에서의, 고내압 분리섬영역의 구조를 도시한 도면이고, 도 1(a)는 단면구조를 도시한 도면, 도 1(b)은 평면구조를 설명하기 위한 도면이다. 도 1(a)는 도 1(b)의 한 점쇄선에서의 단면구조를 나타낸다.
도 1에서, 1은 p형 반도체 기판(제 1도전형의 반도체 기판), 2는 p-형 반도체 기판1상에 형성된 n형 웰(n형 매립영역) (불순물 농도가 상대적으로 높은 제 2도전형의 웰), 3은 n형 웰2을 포함하는 p-형 반도체 기판1상에 형성된 p-형 에피영역(제 1도전형의 에피택셜 영역), 4는 이 p-형 에피영역3중에서 n형 웰2의 영역을 포함하고, n형 웰2의 영역보다 넓은 영역에서 n형 웰2에 이르는 깊이로 형성된 n-형 웰(불순물 농도가 상대적으로 낮은 제 2도전형의 웰), 5는 n형 웰2의 윗쪽으로, n-형 웰4의 표면에 형성된 p형 섬(p형 영역)이다. 이 경우, p형 섬5은 예컨대 nchMOS 트랜지스터의 백게이트영역으로 되어있다.
이러한 구성에서, n-형 웰4은 RESURE 동작에 의해, 이 분리섬영역의 고내압을 얻는 작용을 한다. 즉 p형 섬5에 고전압이 인가된 때에, n-형 웰4은 대부분 공핍화함으로써 표면전계를 완화하여 고내압을 가능하게 한다.
이상과 같이, 이 실시의 형태에서는 n형 웰2상에 p-형에피영역3을 필요한 두께로 성장시키고, 그런 뒤에 n형 웰2의 외주부를 포함하는 넓은 영역에서 p-형에피영역3에 n형불순물을 확산 또는 주입하여 n-형 웰4을 형성하고 있다. 그리고, 이 n-형 웰4의 중에, p형 섬5등에 의해 회로소자를 형성한다.
이와 같이 구성하면, 분리섬영역은 p-형 에피영역3의 두께만큼 깊게 형성할 수 있다. 그 때문에, p-형 반도체 기판1으로부터 예컨대 p형 섬5에의 펀치스루전압을 대폭 개선할 수 있다.
또, 도 2는, 도 1과 같은 구조의 n형 웰4의 표면에, p형 영역5a로 된 베이스와, n형확산영역6으로 된 에미터를 형성하여, 버티컬 npnTr을 형성한 예를 나타낸다. 도 2(a)는 그 단면도로서 도 2(b)의 평면도의 한 점쇄선에서의 단면구조를 나타내고 있다.
이와 같이 하면, 표면보다 깊은 영역에 n형 웰2에 의한 고농도영역이 형성되고 있기 때문에 소자특성을 개선할 수 있다. 버티컬 npnTr 이외에 버티컬 nchDMOS 등을 형성하는 경우에도, 각각 마찬가지로 소자특성을 개선할 수 있다.
(실시의 형태 2)
도 3은, 본 발명의 실시의 형태 2에 의한 고내압의 반도체 장치에서의 고내압 분리섬영역의 구조를 도시한 도면이며, 도 3(a)은 단면구조를 도시한 도면, 도 3(b)은 평면구조를 설명하기 위한 도면이다. 도 3(a)은 도 3(b)의 한 점쇄선에서의 단면구조를 나타낸다.
이 실시의 형태 2는 실시의 형태 1의 섬영역을 부분적으로 분할한 것이다. 즉 n형 웰2이 분할되어 소정간격을 떼어서 배치되어 있다. n-형 웰4도 분할되어 중앙부에 p-형 에피영역3이 나타나게 떨어져서, 전체적으로 고리형상으로 배치되어 있다.
더, 자세히 설명하면, 이 고내압 분리구조에서는 p-형 반도체 기판1(제 1도전형의 반도체 기판1)에, 제 1 및 제 2의 n형 웰2a, 2b(불순물 농도가 상대적으로 높은 제 1 및 제 2의 제 2도전형의 웰)이 형성되어 있다. 이 제 1 및 제 2의 n형 웰2a, 2b를 포함하는 p-형 반도체 기판1상에, p-형에피영역3(제 1도전형의 에피택셜 영역3)이 형성되어 있다. 그리고, 제 1 및 제 2의 n형 웰2a, 2b의 적어도 일부의 영역에 겹쳐지고, 또 이 n형 웰 2a, 2b에 이르도록, p형에피영역3중에, 제 1 및 제 2의 n-형 웰 4a, 4b(불순물 농도가 상대적으로 낮은 제 2도전형의 웰)이 형성되어 있다. 그리고, 제 1 및 제 2의 n-형 웰 4a, 4b은 전체적으로 제 1 및 제 2의 n형 웰 2a, 2b를 포함하는 영역의 외주부에까지 연재하도록 형성되어 있다. 즉, 도 3(b)의 평면도로 보면, 제 l 및 제 2의 n-형 웰 4a, 4b는, 전체적으로 제 1 및 제 2의 n형 웰 2a, 12b의 외주를 둘러싸도록 형성되어 있다. 또한, n형 웰2의 윗쪽으로, n-형 웰4의 표면에 p형 섬5(p형 영역)이 형성되어 있다.
또, 제 1 및 제 2의 n형 웰2a, 2b는, 섬간 내압이상의 펀치스루전압를 얻을 수 있을 정도의 거리로 떨어져 있다.
또한, n-형 웰4a, 4b의 사이에 나타나고 있는 p-형 에피영역3의 표면상에는, 반전방지용의 p형 영역7(p형확산영역) (상대적으로 불순물 농도가 높은 제 1도전형의 영역)이 형성되어 있다.
이러한 구성에서, p-형 반도체 기판1과 섬사이에 역바이어스가 인가될 때, n-형 웰4a, 4b와 P형확산영역7간의 표면접합내압보다 낮은 전압으로, 제 1 및 제 2의 n형 웰 2a, 2b의 사이가 상기 펀치스루에 이르면, 분리구조에 의한 내압의 저하는 발생하지 않는다. 따라서, p-형 에피영역3의 표면에 반전방지용의 p형확산영역7을 부가한 상태에서도, 섬내압의 저하가 발생하지 않는 구조를 얻을 수가 있다. 즉, 이 구성은, 제 1 및 제 2의 n형 웰 2a, 2b 간의 JFET 효과로, 표면에서의 내압저하를 막도록 되어 있다.
또, 이러한 구성에 의하면, 분리섬영역은 p-형 에피영역3의 두께만큼 깊게 형성되어 있다. 그 때문에, p-형 반도체 기판1으로부터 예컨대 p형 섬5에의 펀치스루전압을 대폭 개선할 수 있다.
(실시의 형태 3)
도 4는, 본 발명의 실시의 형태 3에 의한 고내압 반도체 장치에서의, 고내압 분리섬영역의 구조를 나타내는 도면이며, 도 4(a)는 단면구조를 도시한 도면, 도 4(b)는 평면구조를 설명하기 위한 도면이다. 도 4(a)는 도 4(b)의 한 점쇄선에서의 단면구조를 나타낸다.
도 4에서, 8은 n형 웰2(불순물 농도가 상대적으로 높은 제 2도전형의 웰)내부에 형성된 n+형 영역, 구체적으로는 n+매립확산영역(불순물 농도가 상대적으로 더 높은 제 2도전형의 영역)을 나타낸다. 그 밖의 구조는 실시의 형태 1(도 1)과 같기 때문에, 중복을 피하기 위해 자세한 설명은 생략한다.
이와 같이 구성하면, 분리섬영역은 p-형 에피영역3의 두께만큼 깊게 형성할 수 있다. 그 때문에, p-형 반도체 기판1으로부터 예를들면 p형 섬5에의 펀치스루전압을 대폭 개선할 수 있다. 또한, 이 실시의 형태에서는 섬영역은 n+매립 확산영역8상에 형성되기 때문에, p-형 반도체 기판1으로부터 p형 섬5에의 펀치스루전압을 완전히 방지할 수 있다.
또, 도 5는 도 4와 같은 구조의 n-형 웰4의 표면에, p형 영역5a으로 된 베이스와 n형확산영역6으로 된 에미터를 형성하고, 버티컬 npnTr를 형성한 예를 나타낸다. 도 5(a)는 그 단면도로서, 도 5(b)의 평면도의 한 점쇄선에서의 단면구조를 나타내고 있다.
이와 같이 하면, 표면보다 깊은 부분에 n-형 웰4에 덧붙여, n+매립확산영역8에 의한 저저항영역을 형성할 수 있기 때문에, n-형 웰4상에 버티컬 npnTr, nchDMOS등을 형성하는 경우에 각각의 소자특성을 개선할 수 있다. 또 이 효과는 실시의 형태 1보다도 큰 것이 된다.
(실시의 형태 4)
도 6은 본 발명의 실시의 형태 4에 의한 고내압 반도체 장치에서의, 고내압 분리 섬영역의 구조를 나타낸 도면이고, 도 6(a)는 단면구조를 나타내는 도면, 도 6(b)은 평면구조를 설명하기 위한 도면이다. 도 6(a)는 도 6(b)의 한 점쇄선에서의 단면구조를 나타낸다.
도 6에서, l은 p-형 반도체 기판(제 1도전형의 반도체 기판), 4는 p-형 반도체 기판1의 표면상에 형성된 n형 웰(n-형 매립영역)(불순물 농도가 상대적으로 낮은 제 2도전형의 웰), 3은 이 n-형 웰4을 포함하는 p-형 반도체 기판1상에 형성된 p-형 에피영역3(제 1도전형의 에피택셜 영역3), 2는 n-형 웰4의 일부의 영역과 중복, n-형 웰4에 이르도록 p-형 에피영역3중에 형성된 n형 웰2(불순물 농도가 서로 대향1적으로 높은 제 2도전형의 웰), 5는 n-형 웰4의 윗쪽으로 n형 웰2의 표면에 형성된 p형 섬이며, nchMOS 트랜지스터의 백게이트영역으로 되어 있다.
또, 수평방향으로 넓게 연재되어 있는 n-형 웰4과, 그 위에 접한 p-형 에피영역3은 각각이 역바이어스 인가때에 공핍화하고, 각각이 RESURF 동작하도록 설정되어 있다. 따라서, 이에 따라, 이 분리섬영역의 고내압화가 꾀해진다.
이상과 같은 구성으로 하면, 섬영역은 p-형 에피영역3의 두께만큼 깊게 형성할 수 있다. 그 때문에, p-형 반도체 기판1으로부터 p형 섬5에의 펀치스루전압을 대폭 개선할 수 있다.
(실시의 형태 5)
도 7은 본 발명의 실시의 형태 5에 의한 고내압 반도체 장치에서의, 고내압 분리섬영역의 구조를 나타낸 도면이며, 도 7(a)은 단면구조를 도시한 도면, 도 7(b)은 평면구조를 설명하기 위한 도면이다. 도 7(a)는 도 7(b)의 한 점쇄선에서의 단면구조를 나타낸다.
이 실시의 형태 5는 실시의 형태 4의 섬영역을 부분적으로 분할한 것이다. 즉, n-형 웰4이 분할되어 소정간격을 떼어 배치되어 있다. n형 웰2도 분할되어 중앙부에 p-형에피영역3이 나타나도록 분리되어 있다. 그리고, 분할된 n형 웰4은 전체적으로 분할된 n형 웰2의 외주부에까지 연재하도록 넓혀지고 있다.
더 자세히 설명하면, 이 실시의 형태의 고내압 분리구조에서는 p-형 반도체 기판 1(제 1도전형의 반도체 기판1)에 제 1 및 제 2의 n-형 웰 4a, 4b(불순물 농도가 상대적으로 낮은 제 2도전형의 웰)이 형성되고, 이 제 1 및 제 2의 n형 웰 4a, 4b를 포함하는 p-형 반도체 기판1상에, p-형 에피영역3(제 1도전형의 에피택셜 영역)이 형성되어 있다. 그리고, 각각 제 1 및 제 2의 n-형 웰4a, 4b의 일부의 영역상에서, n-형 웰 4a, 4b에 이르도록, p-형 에피영역3중에 제 1 및 제 2의 n형 웰 2a, 2b(불순물 농도가 상대적으로 높은 제 2도전형의 웰)이 형성되어 있다. 또 제 1 및 제 2의 n-형 웰 4a, 4b는, 제 1 및 제 2의 n형 웰 2a, 2b를 포함하는 영역의 외주부에까지 연재하도록 형성되어 있다. 즉, 도 7(b)의 평면도에서 보면, 제 1 및 제 2의 n-형 웰4a, 4b는, 전체적으로 제 1 및 제 2의 n형 웰2a, 2b의 외주를 둘러싸도록 형성되어 있다.
또, 제 l 및 제 2의 n-형 웰 4a, 4b는, 섬간내압 이상의 펀치스루전압을 얻을 수 있을 정도의 거리로 떨어져 있다.
또한 n형 웰 2a, 2b의 사이에 나타나 있는 p-형 에피영역3의 표면상에는, 반전방지용의 p형확산영역7이 형성되어 있다.
이러한 구성에서, p-형 반도체 기판1과 섬사이에 역바이어스가 인가될 때, n형 웰2a, 2b과 p형확산영역7 사이의 표면접합내압보다 낮은 전압으로, 제 1 및 제 2의 n-형 웰 4a, 4b의 사이가 상기 펀치스루에 이르면, 분리구조에 의한 내압의 저하는 발생하지 않는다. 따라서, p-에피표면에 반전방지용의 p형확산영역7을 부가한 상태에서도 섬내압의 저하가 발생하지 않는 구조를 얻을 수가 있다. 즉, 이 구성은, 제 1 및 제 2의 n-형 웰 4a, 4b 사이의 JFET 효과로, 표면에서의 내압저하를 방지하도록 되어 있다.
또, 이러한 구성으로 하면, 분리섬영역은 p-형 에피영역3의 두께만큼 깊게 형성할 수 있고, 그 때문에, p-형 반도체 기판1으로부터 예컨대 p형 섬5에의 펀치스루전압을 대폭 개선할 수 있다.
(실시의 형태 6)
도 8은 본 발명의 실시의 형태 6에 의한 고내압 반도체 장치에서의, 고내압 분리섬영역의 구조를 도시한 도면이며, 도 8(a)은 단면구조를 나타내는 도면이고, 도 8(b)는 평면구조를 설명하기 위한 도면이다. 도 8(a)는 도 8(b)의 한 점쇄선에서의 단면구조를 나타낸다.
이 실시의 형태 6는, 실시의 형태 1의 p형 섬5에 상당하는 영역을, p-형 에피영역3a 자체를 남김으로써 형성한 것이다.
더 자세히 설명하면, 이 실시의 형태의 고내압 분리구조는, p-형 반도체 기판1(제 1도전형의 반도체 기판)에 n형 웰2(불순물 농도가 상대적으로 높은 제 2도전형의 웰)을 형성하고, 이 n형 웰2을 포함하는 p-형 반도체 기판1상에 p-형 에피영역3(제l 도전형의 에피택셜 영역)을 형성하고 있다. 그리고, 이 p-형에피영역3중에, n형 웰2상의 소정부분을 제외하고 n형 웰2을 포함하는 영역에서, n형 웰2에 이르도록 n-형 웰4(불순물 농도가 상대적으로 낮은 제 2도전형의 웰)을 형성하고 있다. 이에 의해, n형 웰2상에 p-에피영역3이 섬 형상으로 남겨진다. 이것을 도 1의 p형 섬5과 마찬가지로 이용할 수가 있다.
p-형 반도체 기판1은 내압으로부터 비저항이 제한되지만, p형 에피영역3의 비저항은 표면영역뿐이기 때문에 제한되기 어렵다. 따라서 도 8과 같이 p-형 에피영역3a자체를 섬으로서 사용할 수 있도록, p-형 반도체 기판보다 비저항으로 설정하여, 제조공정에서 마스크1매를 삭감할 수 있는 구조를 용이하게 실현할 수가 있다. 이 경우, p-에피영역3의 비저항을, 예컨대 CMOS 특성에 맞추어 설정할 수 있다.
또, 이와 같이 구성하면, 분리섬영역은 p-형 에피영역3의 두께만큼 깊게 형성할 수 있다. 그 때문에, p-형 반도체 기판1으로부터 섬으로서의 p형 에피영역3a에의 펀치스루전압을 대폭으로 개선할 수가 있다.
또, n-형 웰4의 표면에 버티컬 npnTr이나 버티컬 nchDMOS 등을 형성하는 경우에도, 표면보다 깊은 영역에 n형 웰2에 의한 고농도영역이 형성되어 있기 때문에, 소자특성을 개선할 수가 있다.
본 발명에 의하면, 고내압의 반도체 장치에서, 반도체 기판상에 원하는 두께를 가지는 에피택셜 영역을 형성하고, 이것을 사용하여 고내압 분리의 섬영역을 형성하도록 하였기 때문에, 섬영역내에 형성된 섬에의 펀치스루를 억제할 수 있다.
또, 본 발명에 의하면, 고내압의 반도체 장치에서, 섬영역하부에 불순물 농도가 상대적으로 높은 영역을 형성하기 때문에, 섬영역에 버티컬 npnTr, nchDMOS등 종형소자를 내장하는 경우에, 소자하부의 확산저항을 낮게 할 수가 있고, 그에 의해 종형소자의 특성을 개선할 수 있다.
또, 본 발명에 의하면, 고내압의 반도체 장치에서, 고내압 분리의 섬영역을 분할하여 소자간분리를 행하는 경우, 표면에 반전방지를 위한 확산을 추가하더라도 섬영역의 내압이 영향받지 않는 구조를 얻을 수가 있다.
또 본 발명에 의하면, 반도체 기판상에 원하는 두께로 형성된 에피택셜 영역을 고내압 분리의 섬영역안에 남기고, 또 적당한 비저항으로 설정하여 이것을 섬으로서 사용할 수가 있다. 이에 의해 섬확산영역의 형성을 생략하여 제조공정을 간략화할 수가 있다.
Claims (3)
- 제 1도전형의 반도체 기판과, 이 제 1도전형의 반도체 기판에 형성된 불순물 농도가 상대적으로 높은 제 2도전형의 웰과, 이 불순물 농도가 상대적으로 높은 제 2도전형의 웰을 포함하는, 상기 제 1도전형의 반도체 기판상에 형성된 제 1도전형의 에피택셜 영역과, 이 제 1도전형의 에피택셜 영역중에 상기 불순물 농도가 상대적으로 높은 제 2도전형의 웰을 포함하는 영역에서, 상기 불순물 농도가 상대적으로 높은 제 2도전형의 웰에 이르도록 형성된, 불순물 농도가 상대적으로 낮은 제 2도전형의 웰을 구비한 고내압 분리구조를 가지는 것을 특징으로 하는 반도체 장치.
- 제 1도전형의 반도체 기판과, 이 제 1도전형의 반도체 기판에 형성된 불순물 농도가 상대적으로 높은 제 1 및 제 2의 제 2도전형의 웰과, 이 불순물 농도가 상대적으로 높은 제 1 및 제 2의 제 2도전형의 웰을 포함하는 상기 제 1도전형의 반도체 기판상에 형성된 제 1도전형의 에피택셜 영역과, 상기 불순물 농도가 상대적으로 높은 제 1 및 제 2의 제 2도전형 웰의 적어도 일부를 각각 포함하는 영역에서, 상기 불순물 농도가 상대적으로 높은 제 1 및 제 2의 제2도전형 웰에 이르도록 상기 제 1도전형의 에피택셜 영역중에 형성된, 불순물 농도가 상대적으로 낮은 제 1 및 제 2의 제 2도전형의 웰을 구비하고, 또 상기 불순물 농도가 상대적으로 낮은 제 1 및 제 2의 제 2도전형의 웰이 상기 불순물 농도 1가 상대적으로 높은 제 1 및 제 2의 제 2도전형의 웰을 포함하는 영역의 외주부에 연재하도록 형성된 고내압 분리구조를 가지는 것을 특징으로 하는 반도체 장치.
- 제 1도전형의 반도체 기판과, 이 제 1도전형의 반도체 기판에 형성된 불순물 농도가 상대적으로 높은 제 2도전형의 웰과, 이 불순물 농도가 상대적으로 높은 제 2도전형의 웰을 포함하고 상기 제 1도전형의 반도체 기판상에 형성된 제 1도전형의 에피택셜 영역과, 이 제 1도전형의 에피택셜 영역중에 상기 불순물 농도가 상대적으로 높은 제 2도전형 웰상의 소정부분을 제외하여, 상기 불순물 농도가 상대적으로 높은 제 2도전형의 웰을 포함하는 영역에서 상기 불순물 농도가 상대적으로 높은 제 2도전형의 웰에 이르도록 형성된, 불순물 농도가 상대적으로 낮은 제 2도전형의 웰을 구비한 고내압 분리구조를 가지는 것을 특징으로 하는 반도체 장치.
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