JPS59126662A - 相補形ｍｏｓ集積回路装置 - Google Patents
相補形ｍｏｓ集積回路装置Info
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- JPS59126662A JPS59126662A JP58003145A JP314583A JPS59126662A JP S59126662 A JPS59126662 A JP S59126662A JP 58003145 A JP58003145 A JP 58003145A JP 314583 A JP314583 A JP 314583A JP S59126662 A JPS59126662 A JP S59126662A
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- 239000000758 substrate Substances 0.000 claims abstract description 28
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は相補形ＭＯ８集積回路装置（ｃＭｏｓｘｃ）
の改良に関するものである。
の改良に関するものである。
第１図は従来の０ＭＯ８ＩＣの構造を示す断面図で、＋
１１はｎ形半導体基板、（２）はｎチャネルＭＯ８）ラ
ンジスタ（ｎＭＯ８Ｔ）を形成するためのｐ形アイラン
ド領域、（３）はｐチャネ＃ ＭＯ８Ｔ（ｐＭＯ８Ｔ）
のソース・ドレイン、（４）は基板ｉｌｌを回路上最も
高い電位ｖＤＤにするためノ、ｎ＋形領域、（５）はｎ
ＭＯ８Ｔのソース・ドレイン、（６）はアイランド領域
（２）を回路上最も低い電位■ｓｓにするためのが影領
域、（７）は絶縁層、（８）はｐＭＯ８Ｔのゲート酸化
膜、（９）はそのゲート電極、ｆｉｏｌはｎＭＯ８Ｔの
ゲート酸化膜、（Ｉｌｌはそのゲート電極、（１２）は
ｐＭＯｍＴのソース、ドレイン電極、（１３１はｎ＋形
領領域４）への配線、（１４）はｎＭＯ８Ｔのソース。
１１はｎ形半導体基板、（２）はｎチャネルＭＯ８）ラ
ンジスタ（ｎＭＯ８Ｔ）を形成するためのｐ形アイラン
ド領域、（３）はｐチャネ＃ ＭＯ８Ｔ（ｐＭＯ８Ｔ）
のソース・ドレイン、（４）は基板ｉｌｌを回路上最も
高い電位ｖＤＤにするためノ、ｎ＋形領域、（５）はｎ
ＭＯ８Ｔのソース・ドレイン、（６）はアイランド領域
（２）を回路上最も低い電位■ｓｓにするためのが影領
域、（７）は絶縁層、（８）はｐＭＯ８Ｔのゲート酸化
膜、（９）はそのゲート電極、ｆｉｏｌはｎＭＯ８Ｔの
ゲート酸化膜、（Ｉｌｌはそのゲート電極、（１２）は
ｐＭＯｍＴのソース、ドレイン電極、（１３１はｎ＋形
領領域４）への配線、（１４）はｎＭＯ８Ｔのソース。
ドレイン電極、０６１はｐ影領域（６）への配線である
。
。
以下、このＭＯ８工Ｃをコンデンサの充放電回路に用い
た場合の問題を取り上げて説明する。第２図はＭＯ８Ｔ
を用いた充電回路の一例を示す回路図で、コンデンサＣ
をｐＭＯ８Ｔ Ｔ、を介して電圧ｖＤＤに向って充電す
る回路である。第３図はその充電特性を示す電圧波形図
で、ＯＲ時定数で充電される。ここで、急速な充電をし
たい場合には第４図に示すように、ｐＭＯ８Ｔ Ｔ、に
ｎ Ｍ ｏＳ Ｔ Ｔ ２を並列に接続すればよいが、
第４図の回路を第１図の従来の０ＭＯ８ＩＣを用いて構
成すると、ｎＭＯ８Ｔの基板であるｐ形アイランド領域
（２）の電位が回路上乗も低い電位Ｖ になっているの
が通常であるので、Ｓ 最初はｎＭＯ８Ｔ Ｔ のソースとｐ形アイランド領
域（２）との間の電位差は零であるが、コンデンサＣが
充電されるに従って、この電位差は太きくなりｎ Ｍ
ＯＳ Ｔ Ｔ ２のＯＮ抵抗が上昇して充電特性が低下
する。
た場合の問題を取り上げて説明する。第２図はＭＯ８Ｔ
を用いた充電回路の一例を示す回路図で、コンデンサＣ
をｐＭＯ８Ｔ Ｔ、を介して電圧ｖＤＤに向って充電す
る回路である。第３図はその充電特性を示す電圧波形図
で、ＯＲ時定数で充電される。ここで、急速な充電をし
たい場合には第４図に示すように、ｐＭＯ８Ｔ Ｔ、に
ｎ Ｍ ｏＳ Ｔ Ｔ ２を並列に接続すればよいが、
第４図の回路を第１図の従来の０ＭＯ８ＩＣを用いて構
成すると、ｎＭＯ８Ｔの基板であるｐ形アイランド領域
（２）の電位が回路上乗も低い電位Ｖ になっているの
が通常であるので、Ｓ 最初はｎＭＯ８Ｔ Ｔ のソースとｐ形アイランド領
域（２）との間の電位差は零であるが、コンデンサＣが
充電されるに従って、この電位差は太きくなりｎ Ｍ
ＯＳ Ｔ Ｔ ２のＯＮ抵抗が上昇して充電特性が低下
する。
このような点を改善するために第５図に示すように０Ｍ
Ｏ８ＩＣのｎＭＯ８Ｔの基板であるｐ形アイランド領域
（２）をｐ＋形領領域６）を介して最低電位（ｖ、 ８
）点へ接続するのを止める。これでも０ＭＯ８ＩＣの
基板＋１１の電位は回路上゛最高電位ｖＤＤ点に接続さ
れているので基板［１１とｐ形アイランド領域（２）と
の間のｐｎ接合は常に逆バイアス状態に保持され動作上
の支障はなく、従ってｎ Ｍ Ｏ８Ｔ Ｔ２の基板であ
るｐ形アイランド領域（２）の電位は自由に辿ぶことが
できる。従って、コンデンサを急速に充電したいような
ときには第６図のような回路構成で用いることができる
。ずなわち、ｐＭＯ８Ｔ Ｔ、と並列に基板とソースと
を接続して基板効果をなくしたｎＭＯ８ＴＴ２を接続す
ることにより、第７図に光電電圧波形を示すようにＯｖ
からｖＤＤ −ｖＴｌｌｎ （但し、ｖＴｉＩｒｌはｎ
Ｍ ＯＳ Ｔ Ｔ ２のしきい値電圧でろ、る。）ま
では両ＭＯ８Ｔ Ｔ１およびＴ２を通して急速に充電さ
れ、その後はｐＭＯ９Ｔ Ｔ、のみを通して光電される
。第７図は横軸は時間ｔを、縦軸は元！に１！Ｌ圧Ｖ。
Ｏ８ＩＣのｎＭＯ８Ｔの基板であるｐ形アイランド領域
（２）をｐ＋形領領域６）を介して最低電位（ｖ、 ８
）点へ接続するのを止める。これでも０ＭＯ８ＩＣの
基板＋１１の電位は回路上゛最高電位ｖＤＤ点に接続さ
れているので基板［１１とｐ形アイランド領域（２）と
の間のｐｎ接合は常に逆バイアス状態に保持され動作上
の支障はなく、従ってｎ Ｍ Ｏ８Ｔ Ｔ２の基板であ
るｐ形アイランド領域（２）の電位は自由に辿ぶことが
できる。従って、コンデンサを急速に充電したいような
ときには第６図のような回路構成で用いることができる
。ずなわち、ｐＭＯ８Ｔ Ｔ、と並列に基板とソースと
を接続して基板効果をなくしたｎＭＯ８ＴＴ２を接続す
ることにより、第７図に光電電圧波形を示すようにＯｖ
からｖＤＤ −ｖＴｌｌｎ （但し、ｖＴｉＩｒｌはｎ
Ｍ ＯＳ Ｔ Ｔ ２のしきい値電圧でろ、る。）ま
では両ＭＯ８Ｔ Ｔ１およびＴ２を通して急速に充電さ
れ、その後はｐＭＯ９Ｔ Ｔ、のみを通して光電される
。第７図は横軸は時間ｔを、縦軸は元！に１！Ｌ圧Ｖ。
を示すもので、笑憩は第３図に示したと同様のｐＭＯ８
Ｔ Ｔ１のみによる光電特性、二点ｅ１線は上述の基板
効果をなくしたｎ Ｍ ＯＳ Ｔ Ｔ ２のみによる充
電特性であり、一点鎖線がｐＭＯ８Ｔ Ｔ１とｎ Ｍ
Ｏ８Ｔ Ｔ２との双方を通じての光’［、’ｌｌ１Ｆ性
を示す。
Ｔ Ｔ１のみによる光電特性、二点ｅ１線は上述の基板
効果をなくしたｎ Ｍ ＯＳ Ｔ Ｔ ２のみによる充
電特性であり、一点鎖線がｐＭＯ８Ｔ Ｔ１とｎ Ｍ
Ｏ８Ｔ Ｔ２との双方を通じての光’［、’ｌｌ１Ｆ性
を示す。
しかし、上記従来の０ＭＯ８ＩＣでは第１図の場合でも
、第５図の場合でもｐＭＯ８Ｔの基板はこの０ＭＯ８Ｉ
Ｃのｎ形基板１０をそのまま使用しているので、その電
位は回路上の最高電位に保持せねばならす任意の電位点
に接続することが許されない。第８図は第６図と同様の
考え方による放電回路を示す回路図であるが、上述のよ
うな理由で、第５図の従来構造の０ＭＯ８ＩＣでは第８
図の放電回路は実現できない。
、第５図の場合でもｐＭＯ８Ｔの基板はこの０ＭＯ８Ｉ
Ｃのｎ形基板１０をそのまま使用しているので、その電
位は回路上の最高電位に保持せねばならす任意の電位点
に接続することが許されない。第８図は第６図と同様の
考え方による放電回路を示す回路図であるが、上述のよ
うな理由で、第５図の従来構造の０ＭＯ８ＩＣでは第８
図の放電回路は実現できない。
この発明は以上のような点に鑑みてなされたもので、第
１伝導形のＩＣ基体内に第２伝導形領域で囲まれた電位
的にフローティングな第１伝導形領域を形成しその領域
に第２伝導形チヤネルのＭＯ８Ｔを構成することによっ
て、電位を自由に選び得る０ＭＯ８ＩＣを実現するもの
である。
１伝導形のＩＣ基体内に第２伝導形領域で囲まれた電位
的にフローティングな第１伝導形領域を形成しその領域
に第２伝導形チヤネルのＭＯ８Ｔを構成することによっ
て、電位を自由に選び得る０ＭＯ８ＩＣを実現するもの
である。
第９図はこの発明の一実施例のｐＭＯ８Ｔ部分のみを示
す断面図で、ｎ−形基板（１）の上にｎ″″形エピタキ
シャル層（１ａ）を成長させる。このときフローティン
グなエピタキシャル層（ｌｂ）が形成される部位の基板
（１）上にｐ形埋込層０［ｆｌを形成しておく、そして
、上述のｎ″″形エピタキシャル層（ｌａ）を形成した
後に、その表面からｎ−形エピタキシャル層（１ａ）の
一部（１ｂ）を取り囲み、かつ上記ｐ形埋込層Ｑ−に達
するようにｐ形分離領域（Ｉ７１を拡散形成し、このｐ
形分離領域＋１７１は回路中の最低電位点に接続する。
す断面図で、ｎ−形基板（１）の上にｎ″″形エピタキ
シャル層（１ａ）を成長させる。このときフローティン
グなエピタキシャル層（ｌｂ）が形成される部位の基板
（１）上にｐ形埋込層０［ｆｌを形成しておく、そして
、上述のｎ″″形エピタキシャル層（ｌａ）を形成した
後に、その表面からｎ−形エピタキシャル層（１ａ）の
一部（１ｂ）を取り囲み、かつ上記ｐ形埋込層Ｑ−に達
するようにｐ形分離領域（Ｉ７１を拡散形成し、このｐ
形分離領域＋１７１は回路中の最低電位点に接続する。
そして、このｐ形埋込層紳およびｐ形分離領域０７１で
囲まれたｎ″′形エピタキシャル層（１ｂ）にｐＭＯ８
Ｔを形成する。
囲まれたｎ″′形エピタキシャル層（１ｂ）にｐＭＯ８
Ｔを形成する。
この実施例においてはｐＭＯ８Ｔの基板となるｎ−形エ
ピタキシャル層（１ｂ）はｐ形埋込Ｉｆ／＃０６！およ
びｐ形分離領域Ｑη−己よって囲まれ、かつ、これらの
ｐ影領域は回路中の最低電位点に接続されているので、
これらのｐ影領域とｎ−形エピタキシャル層（１ｂ）と
の間のｐｎ接合は常時逆バイアスされており、ｐＭＯ８
Ｔの基板となるｎ−形エピタキシャル層（ｌｂ）は回路
中の任意の電位点に接続することができる。したがって
、第８図に示したように、ｎＭＯ８Ｔと並列にｐ Ｍ
Ｏ８Ｔを接続して急速な放電をする回路をつくることが
できる。
ピタキシャル層（１ｂ）はｐ形埋込Ｉｆ／＃０６！およ
びｐ形分離領域Ｑη−己よって囲まれ、かつ、これらの
ｐ影領域は回路中の最低電位点に接続されているので、
これらのｐ影領域とｎ−形エピタキシャル層（１ｂ）と
の間のｐｎ接合は常時逆バイアスされており、ｐＭＯ８
Ｔの基板となるｎ−形エピタキシャル層（ｌｂ）は回路
中の任意の電位点に接続することができる。したがって
、第８図に示したように、ｎＭＯ８Ｔと並列にｐ Ｍ
Ｏ８Ｔを接続して急速な放電をする回路をつくることが
できる。
なお、第９図ではｎＭＯ８Ｔは表示しなかったが、これ
はｐ形分離領域（ｌη内または従来同様に、ｎ−形エピ
タキシャル層（ｌａ）内にｐ形アイランド領、域（第９
図には図示せず）を設けその内部に形成すればよい。
はｐ形分離領域（ｌη内または従来同様に、ｎ−形エピ
タキシャル層（ｌａ）内にｐ形アイランド領、域（第９
図には図示せず）を設けその内部に形成すればよい。
上記実施例ではｎ形基板を用いた０ＭＯ８ＩＣについて
示したが、ｐ形基板による０ＭＯ８ＩＣも全く同様に実
現可能である。なお、第９図のｐ形分離領域（１７１は
ｎＭＯ８Ｔを形成すべきｐ形アイランド領域と同時に形
成してもよいことは勿論でおる。またこの発明はパイボ
ーラド２ンジスタとＭＯ８Ｔとが混在する、いわゆるバ
イモス集積回路等へも適用できる。
示したが、ｐ形基板による０ＭＯ８ＩＣも全く同様に実
現可能である。なお、第９図のｐ形分離領域（１７１は
ｎＭＯ８Ｔを形成すべきｐ形アイランド領域と同時に形
成してもよいことは勿論でおる。またこの発明はパイボ
ーラド２ンジスタとＭＯ８Ｔとが混在する、いわゆるバ
イモス集積回路等へも適用できる。
以上詳述したように、この発明では、第１伝導形のＩＣ
基板内に第２伝導形領域で囲まれた電位的にフローティ
ングな第１伝導形領域を形成し、その領域に第２伝導形
チヤネルのＭＯ８Ｔを構成することによって、電位を自
由に選ぶことができ、広範囲な回路に用いることのでき
るＣｊＭＯＢＩＣを実現できる。
基板内に第２伝導形領域で囲まれた電位的にフローティ
ングな第１伝導形領域を形成し、その領域に第２伝導形
チヤネルのＭＯ８Ｔを構成することによって、電位を自
由に選ぶことができ、広範囲な回路に用いることのでき
るＣｊＭＯＢＩＣを実現できる。
第１図は従来のＣＭＯ８ｉＣの構造を示す断面図、第２
図はＭＯ８Ｔを用いた充電回路の一例を示す回路図、第
３図はその充電特性を示す電圧波形図、第４図は従来の
・０ＭＯ８ＩＣを用いた急速充電回路の回路図、第５図
は従来の改良形ＣＭＯＢＩＣの構造を示す断面図、第６
図はこの従来の改良形（！ＭＯ８ＩＯを用いた急速充電
回路の回路図、第７図は第６図の回路の光電特性を示す
電圧波形図、第８図は第６図と同様の考え方による放電
回路を示す回路図、第９図はこの発明の一実施例のｐＭ
Ｏ８Ｔ部分のみを示す断面図である。 図において、（１）はｎ形（第１伝導形）基板、（ｌａ
）、 （ｌｂ）は第１伝導形エヒタキシヤル成長膚、（
２１は第２伝導形アイランド領域、α６）は第２伝導形
埋込層、Ｏηは第２伝導形分離領域、Ｔ１はｐＭＯ８Ｔ
（第２伝導形ＭＯ８Ｔ）、Ｔ２はｎＭＯ８Ｔ（第１伝
導形ＭＯ８Ｔ）である。 なお、図中同一符号は同一または相当部分を示す０ 代理人 葛 野 信 −（外１名） 第１図 ！ 第２図 第３図 を 第４図 第５図 第６図 り 第８図 第９図 １Δ 尽 ／ 手続補正書（自発） 特許庁長官殿 １ 事件の表示 特願昭５８−３１４５号２、発明
の名称 相補形ＭＯ８集積回路装置３ 補正をする者
′ 事ｆ′−１との関係 特許出願人 ｆＬ 所 東京都千代田区丸の内二丁ｇ１２番
３号名 称 （６０１）三菱電機株式会社代表者片山
仁八２部 ４代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対象 図面の第４図 ６、補正の内容 図面の第４図を添付別紙のように訂正する。 ７、添付書類の目録 訂正後の第４図を示す図面 １通以上 ｊ１４図 ２８７−
図はＭＯ８Ｔを用いた充電回路の一例を示す回路図、第
３図はその充電特性を示す電圧波形図、第４図は従来の
・０ＭＯ８ＩＣを用いた急速充電回路の回路図、第５図
は従来の改良形ＣＭＯＢＩＣの構造を示す断面図、第６
図はこの従来の改良形（！ＭＯ８ＩＯを用いた急速充電
回路の回路図、第７図は第６図の回路の光電特性を示す
電圧波形図、第８図は第６図と同様の考え方による放電
回路を示す回路図、第９図はこの発明の一実施例のｐＭ
Ｏ８Ｔ部分のみを示す断面図である。 図において、（１）はｎ形（第１伝導形）基板、（ｌａ
）、 （ｌｂ）は第１伝導形エヒタキシヤル成長膚、（
２１は第２伝導形アイランド領域、α６）は第２伝導形
埋込層、Ｏηは第２伝導形分離領域、Ｔ１はｐＭＯ８Ｔ
（第２伝導形ＭＯ８Ｔ）、Ｔ２はｎＭＯ８Ｔ（第１伝
導形ＭＯ８Ｔ）である。 なお、図中同一符号は同一または相当部分を示す０ 代理人 葛 野 信 −（外１名） 第１図 ！ 第２図 第３図 を 第４図 第５図 第６図 り 第８図 第９図 １Δ 尽 ／ 手続補正書（自発） 特許庁長官殿 １ 事件の表示 特願昭５８−３１４５号２、発明
の名称 相補形ＭＯ８集積回路装置３ 補正をする者
′ 事ｆ′−１との関係 特許出願人 ｆＬ 所 東京都千代田区丸の内二丁ｇ１２番
３号名 称 （６０１）三菱電機株式会社代表者片山
仁八２部 ４代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対象 図面の第４図 ６、補正の内容 図面の第４図を添付別紙のように訂正する。 ７、添付書類の目録 訂正後の第４図を示す図面 １通以上 ｊ１４図 ２８７−
Claims (1)
- 【特許請求の範囲】 ＋１１ 第１伝導形半導体基板上に形成された第１伝
導形のエピタキシャル成長層、このエピタキシャル成長
層の一部を取り囲むように形成された第２伝導形の分離
領域、およびこの分離領域で囲まれた上記エピタキシャ
ル成長層の部分と上記第１伝導形半導体基板との間に上
記分離領域につながるよ・うに形成された第２伝導形の
埋込層を備え、上記分離領域と上記埋込層とで囲まれた
上記エピタキシャル成長層に第２伝導形ＭＯ８）ランジ
スタを形成し、上記分離領域内、または上記分離領域で
囲まれない上記エピタキシャル成長層の部分に形成され
た第２伝導形のアイランド領域内に第１伝導形ＭＯ８）
ランジスタを形成したことを特徴とする相補形ＭＯＥＩ
集積回路装置。 （２） アイランド領域は分離領域と同時に形成され
たものであることを特徴とする特許請求の範囲第１項記
載の相補形ＭＯ８集積回路装置。 （３１９１伝導形がｎ形、第２伝導形がｐ形であること
を特徴とする特許請求の範囲第１項または第２項記載の
相補形ＭＯ８集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58003145A JPS59126662A (ja) | 1983-01-10 | 1983-01-10 | 相補形ｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58003145A JPS59126662A (ja) | 1983-01-10 | 1983-01-10 | 相補形ｍｏｓ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59126662A true JPS59126662A (ja) | 1984-07-21 |
Family
ID=11549181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58003145A Pending JPS59126662A (ja) | 1983-01-10 | 1983-01-10 | 相補形ｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59126662A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5485027A (en) * | 1988-11-08 | 1996-01-16 | Siliconix Incorporated | Isolated DMOS IC technology |
| US6838745B1 (en) * | 1997-09-18 | 2005-01-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a separation structure for high withstand voltage |
| JP2011159828A (ja) * | 2010-02-01 | 2011-08-18 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
-
1983
- 1983-01-10 JP JP58003145A patent/JPS59126662A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5485027A (en) * | 1988-11-08 | 1996-01-16 | Siliconix Incorporated | Isolated DMOS IC technology |
| US6838745B1 (en) * | 1997-09-18 | 2005-01-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a separation structure for high withstand voltage |
| JP2011159828A (ja) * | 2010-02-01 | 2011-08-18 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
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