JPS62287659A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62287659A JPS62287659A JP13015786A JP13015786A JPS62287659A JP S62287659 A JPS62287659 A JP S62287659A JP 13015786 A JP13015786 A JP 13015786A JP 13015786 A JP13015786 A JP 13015786A JP S62287659 A JPS62287659 A JP S62287659A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に。
静電気破壊防止回路を有する半導体集積回路装置に適用
して有効な技術に関するものである。
して有効な技術に関するものである。
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔを有する半導体集積回路装置で
は、人為的な取扱いによる静電気で入力段回路を構成す
るＭ Ｉ Ｓ Ｆ Ｅ Ｔのゲート絶縁膜か破壊されろ
所謂静電気破壊を生じ易い。静電気は、数百〜数千［Ｖ
］程度の過大な電圧（サージ電圧）である。
は、人為的な取扱いによる静電気で入力段回路を構成す
るＭ Ｉ Ｓ Ｆ Ｅ Ｔのゲート絶縁膜か破壊されろ
所謂静電気破壊を生じ易い。静電気は、数百〜数千［Ｖ
］程度の過大な電圧（サージ電圧）である。
そこで、外部端子と入力段回路との間に静電気破壊防止
回路を挿入し、静電気破壊を防止している。静電気破壊
防止回路としては、いくつかの種類が知られているが、
クランプ方式及びダイオード方式の２種類が一般的であ
る。
回路を挿入し、静電気破壊を防止している。静電気破壊
防止回路としては、いくつかの種類が知られているが、
クランプ方式及びダイオード方式の２種類が一般的であ
る。
クランプ方式の静電気破壊防止回路は、保護抵抗素子及
びクランプ用ｎチャネルＭＩＳＦＥＴで構成されている
。ダイオード方式の静電気破壊防止回路は、保護抵抗素
子、順方向ダイオード素子及び逆方向ダイオード素子で
構成されている。クランプ方式、ダイオード方式の夫々
の静電気破壊防止回路は、内部回路を構成するＭ Ｉ
Ｓ ＦＥＴと同一製造工程で形成することができろ特徴
がある。
びクランプ用ｎチャネルＭＩＳＦＥＴで構成されている
。ダイオード方式の静電気破壊防止回路は、保護抵抗素
子、順方向ダイオード素子及び逆方向ダイオード素子で
構成されている。クランプ方式、ダイオード方式の夫々
の静電気破壊防止回路は、内部回路を構成するＭ Ｉ
Ｓ ＦＥＴと同一製造工程で形成することができろ特徴
がある。
なお、静電気破壊防止回路を有する半導体集積回路装置
については、例えば、特願昭５７−１６０９９９号に記
載されている。
については、例えば、特願昭５７−１６０９９９号に記
載されている。
かかる技術における検討の結果１本発明者は、次のよう
な問題点が生じることを見出した。
な問題点が生じることを見出した。
クランプ方式の静電気破壊防止回路は、クランプ用ＭＩ
ＳＦＥＴのドレイン領域での逆方向ブレークダウン電圧
に相当する正の入力信号を入力できるので、入力信号の
マージンを大きく設定できる。しかしながら、サージ電
圧がクランプ用ＭＩＳＦＥＴのドレイン領域に、直接、
印加されるので、クランプ用ＭＩＳＦＥＴに静電気破壊
を生じ易く、静電気破壊防止回路の静電気破壊耐圧が低
い。
ＳＦＥＴのドレイン領域での逆方向ブレークダウン電圧
に相当する正の入力信号を入力できるので、入力信号の
マージンを大きく設定できる。しかしながら、サージ電
圧がクランプ用ＭＩＳＦＥＴのドレイン領域に、直接、
印加されるので、クランプ用ＭＩＳＦＥＴに静電気破壊
を生じ易く、静電気破壊防止回路の静電気破壊耐圧が低
い。
ダイオード方式の静電気破壊防止回路は、クランプ方式
の静電気破壊防止回路に比べて、静電気破壊耐圧を高く
することができる。つまり、正のサージ電圧に対して順
方向ダイオード素子、負のサージ電圧に対して逆方向ダ
イオード素子が夫々作用し、いずれも順方向電流として
サージ電流を逃すことができるためである。しかしなが
ら、入力信号がダイオード素子の一端に接続された固定
電位とそのしきい値電圧とで決定されるので、静電気破
壊防止回路の入力信号マージンが小さい。
の静電気破壊防止回路に比べて、静電気破壊耐圧を高く
することができる。つまり、正のサージ電圧に対して順
方向ダイオード素子、負のサージ電圧に対して逆方向ダ
イオード素子が夫々作用し、いずれも順方向電流として
サージ電流を逃すことができるためである。しかしなが
ら、入力信号がダイオード素子の一端に接続された固定
電位とそのしきい値電圧とで決定されるので、静電気破
壊防止回路の入力信号マージンが小さい。
本発明の目的は、静電気破壊防止回路の静電気破壊耐圧
を高めると共に、入力信号マージンを大きくすることが
可能な技術を提供することにある。
を高めると共に、入力信号マージンを大きくすることが
可能な技術を提供することにある。
本発明の他の目的は、前記目的を達成すると共に、静電
気破壊防止回路を形成する製造工程を低減することが可
能な技術を提供することにある。
気破壊防止回路を形成する製造工程を低減することが可
能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
静電気破壊防止回路を有する半導体集積回路装置におい
て、前記静電気破壊防止回路を、クランプ用ｎチャネル
Ｍ Ｉ Ｓ ＦＥＴと、該クランプ用ｒ）チャネルＭ
Ｉ Ｓ ＦＥＴと外部端子との間に設けたｐチャネルＭ
ＩＳＦＥＴとで構成する。
て、前記静電気破壊防止回路を、クランプ用ｎチャネル
Ｍ Ｉ Ｓ ＦＥＴと、該クランプ用ｒ）チャネルＭ
Ｉ Ｓ ＦＥＴと外部端子との間に設けたｐチャネルＭ
ＩＳＦＥＴとで構成する。
また、前記ｐチャネルＭ Ｉ Ｓ ＦＥＴを、外部端子
に接続されたｎ型ウェルに構成する。
に接続されたｎ型ウェルに構成する。
上記した手段によれば、アバランシェ状態における素子
耐圧が高いｐチャネルＭＩＳＦＥＴで正のサージ電圧を
緩和させ、このサージ電圧をクランプ用ＭＩＳＦＥＴに
入力するので、クランプ用Ｍ Ｉ Ｓ ＦＥＴの静電気
破壊を防止し、静電気破壊防止回路の静電気破壊耐圧を
向上することができると共に、クランプ用ｎチャネルＭ
ＩＳＦＥＴのドレイン領域で生じる逆方向ブレークダウ
ン電圧に相当する正の入力信号を入力できるので、入力
信号のマージンを大きく設定することができる。
耐圧が高いｐチャネルＭＩＳＦＥＴで正のサージ電圧を
緩和させ、このサージ電圧をクランプ用ＭＩＳＦＥＴに
入力するので、クランプ用Ｍ Ｉ Ｓ ＦＥＴの静電気
破壊を防止し、静電気破壊防止回路の静電気破壊耐圧を
向上することができると共に、クランプ用ｎチャネルＭ
ＩＳＦＥＴのドレイン領域で生じる逆方向ブレークダウ
ン電圧に相当する正の入力信号を入力できるので、入力
信号のマージンを大きく設定することができる。
また、前記ｎ型ウェル領域で構成されるダイオード素子
により、負のサージ電圧でウェル領域に注入される電子
をクランプ用Ｍ Ｉ Ｓ ＦＥＴに達する前に順方向で
基板に逃すことができるので、クランプ用Ｍ Ｉ Ｓ
ＦＥＴの静電気破壊を防止し、静電気破壊防止回路の静
電気破壊耐圧を向上することができる。
により、負のサージ電圧でウェル領域に注入される電子
をクランプ用Ｍ Ｉ Ｓ ＦＥＴに達する前に順方向で
基板に逃すことができるので、クランプ用Ｍ Ｉ Ｓ
ＦＥＴの静電気破壊を防止し、静電気破壊防止回路の静
電気破壊耐圧を向上することができる。
以下１本発明の構成について１本発明を相補型のＭＩ
ＳＦＥＴ（ＣＭＯ８）を有する半導体集積回路装置に適
用した一実施例を用いて説明する。
ＳＦＥＴ（ＣＭＯ８）を有する半導体集積回路装置に適
用した一実施例を用いて説明する。
なお、実施例の全回において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
本発明の実施例■である静電気破壊防止回路を有する半
導体集積回路装置の入力部を第１図（等価回路図）で示
す。 ゛ 第１図に示すように、外部端子（入力用ボンディングバ
ット）ＢＰと入力段回路Ｉどの間には、静電気破壊防止
回路■が設けられている。
導体集積回路装置の入力部を第１図（等価回路図）で示
す。 ゛ 第１図に示すように、外部端子（入力用ボンディングバ
ット）ＢＰと入力段回路Ｉどの間には、静電気破壊防止
回路■が設けられている。
外部入力端子ＢＰには１例えば、 Ｏ［Ｖ］又は５［ｖ
］の入力信号が入力するように構成されている。
］の入力信号が入力するように構成されている。
入力段回路■は、ｐチャネルＭＩＳＦＥＴＱｐとｎチャ
ネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎとからなるインバ
ータ回路で構成されている。ＭＩＳＦＥＴＱＰ及びＱｎ
のゲート電極は、静電気破壊防止回路■を介して、外部
端子ＢＰに接続されている。ＭＩＳＦＥＴＱｐ、Ｑｎの
夫々のドレイン領域は電気的に接続されており、この夫
々のドレイン領域は次段回路の入力信号端子Ｐｉｎに接
続されている。ＭＩ Ｓ Ｆ Ｅ Ｔ Ｑ ｐのソース
領域には、電源電圧ＶｃＣ１例えば、回路の動作電圧５
［Ｖ］が印加されている。ＭＩＳＦＥＴＱｎのソース
領域には、基準電圧Ｖｓｓ、例えば１回路の接地電位０
［Ｖ］が印加されている。
ネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎとからなるインバ
ータ回路で構成されている。ＭＩＳＦＥＴＱＰ及びＱｎ
のゲート電極は、静電気破壊防止回路■を介して、外部
端子ＢＰに接続されている。ＭＩＳＦＥＴＱｐ、Ｑｎの
夫々のドレイン領域は電気的に接続されており、この夫
々のドレイン領域は次段回路の入力信号端子Ｐｉｎに接
続されている。ＭＩ Ｓ Ｆ Ｅ Ｔ Ｑ ｐのソース
領域には、電源電圧ＶｃＣ１例えば、回路の動作電圧５
［Ｖ］が印加されている。ＭＩＳＦＥＴＱｎのソース
領域には、基準電圧Ｖｓｓ、例えば１回路の接地電位０
［Ｖ］が印加されている。
静電気破壊防止回路■は、保護抵抗素子Ｒ，クランプ用
ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ｃ及びＰ
チャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ ＋で構成さ
れている。
ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ｃ及びＰ
チャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ ＋で構成さ
れている。
保護抵抗素子Ｒは、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ
ｃと外部端子ＢＰとの間、つまり、静電気破壊防止回路
Ｈの前段に設けられている。保護抵抗素子Ｒは、その抵
抗成分と寄生容量成分との時定数回路によって、静電気
破壊を生じさせるサージ電圧をなまらせるように構成さ
れている。
ｃと外部端子ＢＰとの間、つまり、静電気破壊防止回路
Ｈの前段に設けられている。保護抵抗素子Ｒは、その抵
抗成分と寄生容量成分との時定数回路によって、静電気
破壊を生じさせるサージ電圧をなまらせるように構成さ
れている。
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ｃは、 Ｉ％ｆｆｉ
気破壊防止回路Ｈの後段に設けられている。Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｑ ｎ ｃは、ゲート電極及びソース領
域が基準電圧Ｖ ｓ ｓに接続され、ドレイン領域がＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐ Ｉ及び保護抵抗素子Ｒ
を介して外部端子ＢＰに接続されている。このＭＩＳＦ
ＥＴＱｎｃは、ドレイン領域において、正のサージ電圧
を逆方向ブレークダウンで、負のサージ電圧を順方向電
流として半導体基板側に吸収させるように構成されてい
る。
気破壊防止回路Ｈの後段に設けられている。Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｑ ｎ ｃは、ゲート電極及びソース領
域が基準電圧Ｖ ｓ ｓに接続され、ドレイン領域がＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐ Ｉ及び保護抵抗素子Ｒ
を介して外部端子ＢＰに接続されている。このＭＩＳＦ
ＥＴＱｎｃは、ドレイン領域において、正のサージ電圧
を逆方向ブレークダウンで、負のサージ電圧を順方向電
流として半導体基板側に吸収させるように構成されてい
る。
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ ＋は、Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｑ ｎ ｃと外部端子ＢＰ（又は保護抵抗
素子Ｒ）との間に設はラレテイル。Ｍ Ｉ Ｓ ＦＥＴ
Ｑｐ ＋ ハ、ゲートｆ！ｍが基準電圧Ｖｓｓに接続さ
れ、ソース領域（又はドレイン領域）が保護抵抗素子Ｒ
を介して外部端子ＢＰに接続され、ドレイン領域（又は
ソース領域）がＭＩＳＦＥＴＱｎｃのドレイン領域に接
続されている。ＭＩＳＦＥＴＱｐｔは、後述するが、サ
ージ電圧を緩和するように構成されている。
Ｆ Ｅ Ｔ Ｑ ｎ ｃと外部端子ＢＰ（又は保護抵抗
素子Ｒ）との間に設はラレテイル。Ｍ Ｉ Ｓ ＦＥＴ
Ｑｐ ＋ ハ、ゲートｆ！ｍが基準電圧Ｖｓｓに接続さ
れ、ソース領域（又はドレイン領域）が保護抵抗素子Ｒ
を介して外部端子ＢＰに接続され、ドレイン領域（又は
ソース領域）がＭＩＳＦＥＴＱｎｃのドレイン領域に接
続されている。ＭＩＳＦＥＴＱｐｔは、後述するが、サ
ージ電圧を緩和するように構成されている。
次に、入力部の具体的な構成について、第２図（要部模
写断面図）を用いて説明する。
写断面図）を用いて説明する。
第２図において、１は単結晶シリコンからなるｐ−型の
半導体基板であり、静電気破壊防止回路■のＭ Ｔ Ｓ
Ｆ Ｅ Ｔ Ｑ ｎ ｃを構成するようになっている
。半導体基板１には、基準電圧Ｖ ｓ ｓが印加されて
いる。
半導体基板であり、静電気破壊防止回路■のＭ Ｔ Ｓ
Ｆ Ｅ Ｔ Ｑ ｎ ｃを構成するようになっている
。半導体基板１には、基準電圧Ｖ ｓ ｓが印加されて
いる。
２はｎ−型のウェル領域であり、静電気破壊防止回路■
のＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ １を構成するよう
になっている。ＭＩＳＦＥＴＱｐｔを構成するウェル領
域２は、ｎ゛型半導体領域６Ａ及び保護抵抗素子Ｒを介
して外部端子ＢＰに接続されている。このウェル領域２
は、半導体基板１とで逆方向ダイオード素子りを構成す
るようになっている。逆方向ダイオード素子りは、負の
サージ電圧でウェル領域２に注入された電子を、順方向
で半導体基板１に逃すように構成されている。逆方向ダ
イオード素子りは１Ｍｌ５ＦＥＴＱｎｃに比べて、低不
純物濃度の半導体領域でｐｎ接合を構成しており、しか
もｐｎ接合面積が大きい。つまり、逆方向ダイオード素
子りは、負のサージ電圧による電界集中を緩和すること
ができるので、ＭＩＳＦＥＴＱｎＣに比べて、負のサー
ジ電圧に対する静電気破壊耐圧を高くすることができる
。なお、内部回路のＰチャネルＭ Ｉ Ｓ ＦＥＴを構
成するウェル領域２には、電源電圧Ｖｃｃが印加されて
いる。
のＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ １を構成するよう
になっている。ＭＩＳＦＥＴＱｐｔを構成するウェル領
域２は、ｎ゛型半導体領域６Ａ及び保護抵抗素子Ｒを介
して外部端子ＢＰに接続されている。このウェル領域２
は、半導体基板１とで逆方向ダイオード素子りを構成す
るようになっている。逆方向ダイオード素子りは、負の
サージ電圧でウェル領域２に注入された電子を、順方向
で半導体基板１に逃すように構成されている。逆方向ダ
イオード素子りは１Ｍｌ５ＦＥＴＱｎｃに比べて、低不
純物濃度の半導体領域でｐｎ接合を構成しており、しか
もｐｎ接合面積が大きい。つまり、逆方向ダイオード素
子りは、負のサージ電圧による電界集中を緩和すること
ができるので、ＭＩＳＦＥＴＱｎＣに比べて、負のサー
ジ電圧に対する静電気破壊耐圧を高くすることができる
。なお、内部回路のＰチャネルＭ Ｉ Ｓ ＦＥＴを構
成するウェル領域２には、電源電圧Ｖｃｃが印加されて
いる。
ウェル領域はＣＭＯ５を有する半導体集積回路装置の通
常の製造工程に組込まれているので、静電気破壊防止回
路■を構成するウェル領域２を形成するための製造工程
を低減することができる。
常の製造工程に組込まれているので、静電気破壊防止回
路■を構成するウェル領域２を形成するための製造工程
を低減することができる。
半導体素子形成領域間の半導体基板ｌ及びウェル領域２
の主面部には、フィールド絶縁ｒ！Ａ３が設けられてい
る。フィールド絶縁膜３下の半導体基板１の主面部には
、寄生チャネルが形成され易いので、ｐ型のチャネルス
トッパ領域４が設けられている。フィールド絶縁膜３及
びチャネルストッパ領域４は、半導体素子間を電気的に
分離するように構成されている。
の主面部には、フィールド絶縁ｒ！Ａ３が設けられてい
る。フィールド絶縁膜３下の半導体基板１の主面部には
、寄生チャネルが形成され易いので、ｐ型のチャネルス
トッパ領域４が設けられている。フィールド絶縁膜３及
びチャネルストッパ領域４は、半導体素子間を電気的に
分離するように構成されている。
静電気破壊防止回路■のクランプ用ｎチャネルＭＩＳＦ
ＥＴＱｎｃは、半導体基板１．ゲート絶縁膜４、ゲート
電極５．ソース領域若しくはドレイン領域である一対の
ｎ°型の半導体領域６で構成されている。Ｍｒ ５ＦＥ
ＴＱｎｃは、内部回路を構成するｎチャネルＭ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｑ ｎと同一製造工程で形成される。
ＥＴＱｎｃは、半導体基板１．ゲート絶縁膜４、ゲート
電極５．ソース領域若しくはドレイン領域である一対の
ｎ°型の半導体領域６で構成されている。Ｍｒ ５ＦＥ
ＴＱｎｃは、内部回路を構成するｎチャネルＭ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｑ ｎと同一製造工程で形成される。
ｐチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐ ｒは、ウ
ェル領域２、ゲート絶縁膜４．ゲート電極５、ソース領
域若しくはドレイン領域である一対のＰ゛型の半導体領
域７で構成されている。Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
Ｐ ＋は。
ェル領域２、ゲート絶縁膜４．ゲート電極５、ソース領
域若しくはドレイン領域である一対のＰ゛型の半導体領
域７で構成されている。Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
Ｐ ＋は。
内部回路を構成するＰチャネルＭＩＳＦＥＴＱｐと同一
製造工程で形成される。
製造工程で形成される。
保護抵抗素子Ｒは、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ
ｃ若しくＱ ｐ Ｉのゲート電極５（例えばポリシリコ
ン抵抗）、又は半導体領域６若しく７（拡散層抵抗）で
構成されている。
ｃ若しくＱ ｐ Ｉのゲート電極５（例えばポリシリコ
ン抵抗）、又は半導体領域６若しく７（拡散層抵抗）で
構成されている。
なお、第２図では簡略化しであるが、ＭＩＳＦＥＴＱｎ
ｃ、Ｑｐ＋等の夫々の半導体素子は、例えばアルミニウ
ム配線により電気的に接続されている。
ｃ、Ｑｐ＋等の夫々の半導体素子は、例えばアルミニウ
ム配線により電気的に接続されている。
このように１Ｍ Ｉ ５ＦＥＴＱｎ ｃと、その前段（
外部端子ＢＰとＭ Ｉ Ｓ ＦＥＴＱ’ｎ ｃとの間）
に設けたＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐ ｌとで静電
気破壊防止回路■を構成することにより、ＭＩＳＦＥＴ
Ｑｎｃに比べてアバランシェ状態における素子耐圧の高
いＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐ ＋で正のサージ電
圧を緩和させ。
外部端子ＢＰとＭ Ｉ Ｓ ＦＥＴＱ’ｎ ｃとの間）
に設けたＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐ ｌとで静電
気破壊防止回路■を構成することにより、ＭＩＳＦＥＴ
Ｑｎｃに比べてアバランシェ状態における素子耐圧の高
いＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐ ＋で正のサージ電
圧を緩和させ。
この緩和した正のサージ電圧をＭ Ｉ Ｓ ＦＥＴＱｎ
Ｃに入力するので、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ
ｃの静電気破壊を防止し、静電気破壊防止回路■の静電
気破壊耐圧を向上することができる。つまり、ＭＩＳＦ
ＥＴＱＰ＋は、第２図に示すように、等価的に素子耐圧
が高い抵抗素子Ｒ１と見なすことができる。
Ｃに入力するので、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ
ｃの静電気破壊を防止し、静電気破壊防止回路■の静電
気破壊耐圧を向上することができる。つまり、ＭＩＳＦ
ＥＴＱＰ＋は、第２図に示すように、等価的に素子耐圧
が高い抵抗素子Ｒ１と見なすことができる。
しかも、静電気破壊防止回路■は、ＭＩＳＦＥＴＱｎｃ
のドレイン領域である半導体領域６の逆方向ブレークダ
ウン電圧（例えば、２０〜３０［Ｖ］）に相当する正の
入力信号を入力できるので、入力信号のマージンを大き
く設定することができる。
のドレイン領域である半導体領域６の逆方向ブレークダ
ウン電圧（例えば、２０〜３０［Ｖ］）に相当する正の
入力信号を入力できるので、入力信号のマージンを大き
く設定することができる。
また、静電気破壊防止回路■のＭＩＳＦＥＴＱｐ＋を、
外部端子ＢＰに接続されたウェル領域２に設ける。すな
わち、ＭＩＳＦＥＴＱｎｃの前段にＭ ＩＳ Ｆ Ｅ
Ｔ Ｑ ｎ ｃに比べて素子耐圧が高い逆方向ダイオー
ド素子りを設けることにより、負のサージ電圧でウェル
領域２に注入された電子を半導体基板１に順方向で逃す
ことができるので、ＭＩ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ｃ
の静電気破壊を防止し、静電気破壊防止回路■の静電気
破壊耐圧を向上することができる。
外部端子ＢＰに接続されたウェル領域２に設ける。すな
わち、ＭＩＳＦＥＴＱｎｃの前段にＭ ＩＳ Ｆ Ｅ
Ｔ Ｑ ｎ ｃに比べて素子耐圧が高い逆方向ダイオー
ド素子りを設けることにより、負のサージ電圧でウェル
領域２に注入された電子を半導体基板１に順方向で逃す
ことができるので、ＭＩ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ｃ
の静電気破壊を防止し、静電気破壊防止回路■の静電気
破壊耐圧を向上することができる。
また、静電気破壊防止回路■を構成するＭＩＳＦ Ｅ
Ｔ Ｑ ｎ ｃ 、 Ｑ ｐ Ｉ及び保護抵抗素子Ｒを
、内部回路を構成するＭＩＳＦＥＴと同一製造工程で形
成できるので、静電気破壊防止回路■を構成するための
製造工程を低減することができる。
Ｔ Ｑ ｎ ｃ 、 Ｑ ｐ Ｉ及び保護抵抗素子Ｒを
、内部回路を構成するＭＩＳＦＥＴと同一製造工程で形
成できるので、静電気破壊防止回路■を構成するための
製造工程を低減することができる。
なお、本発明は、クランプ用ｎチャネルＭＩＳＦ Ｅ
Ｔ Ｑ ｎ ｃをｐ型ウェル領域に設け、ＰチャネルＭ
ＩＳＦＥＴをｎ型ウェル領域に設けてもよい。
Ｔ Ｑ ｎ ｃをｐ型ウェル領域に設け、ＰチャネルＭ
ＩＳＦＥＴをｎ型ウェル領域に設けてもよい。
また１本発明は、ウェル領域２を外部端子に接続せずに
、所定の固定電位を印加してもよい。
、所定の固定電位を印加してもよい。
本実施例■は、前記実施例Ｉと異なる静電気破壊防止回
路を構成した本発明の他の実施例である。
路を構成した本発明の他の実施例である。
本発明の実施例■である静電気破壊防止回路を有する半
導体集積回路装置の入力部を第３図（等価回路図）で示
す。
導体集積回路装置の入力部を第３図（等価回路図）で示
す。
本実施例■の静電気破壊防止回路■は、第３図に示すよ
うに、ｐチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐ ＋
のゲート電極がソース領域と電気的に接続されている。
うに、ｐチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐ ＋
のゲート電極がソース領域と電気的に接続されている。
このように構成される静電気破壊防止回路■は、前記実
施例１と略同様の効果を得ることができる。
施例１と略同様の効果を得ることができる。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は。
基づき具体的に説明したが１本発明は。
前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において、種々変形し得ろことは勿論である
。
しない範囲において、種々変形し得ろことは勿論である
。
例えば１本発明は、出力信号の電圧ドロップが許容され
るならば、出力段回路と外部端子との間に前記ｐチャネ
ルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐ ｌを設けてもよい
。
るならば、出力段回路と外部端子との間に前記ｐチャネ
ルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐ ｌを設けてもよい
。
また１本発明は、前記静電気破壊防止回路■の保護抵抗
素子ＲをＰチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐ
＋よりも入力段回路■側に設けてもよい。
素子ＲをＰチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐ
＋よりも入力段回路■側に設けてもよい。
また、本発明は、前記静電気破壊防止回路■のρチャネ
ルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ ＋若しくはｎ型ウ
ェル領域２を、内部回路を構成するＰチャネルＭＩＳ
ＦＥＴ若しくはｎ型ウェル領域と別の製造工程で形成し
てもよい。
ルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ ＋若しくはｎ型ウ
ェル領域２を、内部回路を構成するＰチャネルＭＩＳ
ＦＥＴ若しくはｎ型ウェル領域と別の製造工程で形成し
てもよい。
本願において開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、以下のとおりであ
る。
て得られる効果を簡単に説明すれば、以下のとおりであ
る。
静電気破壊防止回路を有する半導体集積回路装置におい
て、前記静電気破壊防止回路を、クランプ用の第１導電
型チャネルＭ Ｉ Ｓ ＦＥＴと、該第１導電型チヤネ
ルＭ Ｉ Ｓ ＦＥＴと外部端子との間に設けた第２導
電型チャネルＭ Ｉ Ｓ ＦＥＴとで構成することによ
り、アバランシェ状態における素子耐圧が高い第２導電
型チャネルＭＩＳＦＥＴでサージ電圧を緩和させること
ができるので、第１導電型チャネルＭ Ｉ Ｓ ＦＥＴ
の静電気破壊を防止し、静電気破壊防止回路の静電気破
壊耐圧を向上することができると共に、第１導電型チャ
ネルＭＩＳＦＥＴのドレイン領域で生じる逆方向ブレー
クダウン電圧に相当する人力信号を入力できるので、入
力信号のマージンを大きく設定することができる。
て、前記静電気破壊防止回路を、クランプ用の第１導電
型チャネルＭ Ｉ Ｓ ＦＥＴと、該第１導電型チヤネ
ルＭ Ｉ Ｓ ＦＥＴと外部端子との間に設けた第２導
電型チャネルＭ Ｉ Ｓ ＦＥＴとで構成することによ
り、アバランシェ状態における素子耐圧が高い第２導電
型チャネルＭＩＳＦＥＴでサージ電圧を緩和させること
ができるので、第１導電型チャネルＭ Ｉ Ｓ ＦＥＴ
の静電気破壊を防止し、静電気破壊防止回路の静電気破
壊耐圧を向上することができると共に、第１導電型チャ
ネルＭＩＳＦＥＴのドレイン領域で生じる逆方向ブレー
クダウン電圧に相当する人力信号を入力できるので、入
力信号のマージンを大きく設定することができる。
また、前記第２導電型チヤネルＭ Ｉ Ｓ ＦＥＴを外
部端子に接続された第１導電型ウェルに構成することに
より、前記第１導電型ウェル領域で構成されるダイオー
ド素子で、サージ電圧で第１Ｒ電型ウェル領域に注入さ
れる電子を順方向で基板に逃すことができるので、第１
導電型チャネルＭＩＳＦＥＴの静電気破壊を防止し、静
電気破壊防止回路の静電気破壊耐圧を向上することがで
きる。
部端子に接続された第１導電型ウェルに構成することに
より、前記第１導電型ウェル領域で構成されるダイオー
ド素子で、サージ電圧で第１Ｒ電型ウェル領域に注入さ
れる電子を順方向で基板に逃すことができるので、第１
導電型チャネルＭＩＳＦＥＴの静電気破壊を防止し、静
電気破壊防止回路の静電気破壊耐圧を向上することがで
きる。
第１図は、本発明の実施例！である静電気破壊防止回路
を有する半導体集積回路装置の入力部を示す等価回路図
。 第２図は、第１図の具体的な構成を示す要部模写断面図
、 第３図は、本発明の実施例■である静電気破壊防止回路
を有する半導体集積回路装置の入力部を示す等価回路図
である。 図中、Ｂ Ｐ ・・・外部端子、Ｑｐ、Ｑｐ＋ ＋ Ｑ
ｎ。 Ｑｎｃ・・・ＭＩＳＦＥＴ、Ｒ・・・保護抵抗素子、Ｒ
鵞・・・抵抗素子、Ｄ・・・逆方向ダイオード素子、■
・・・入力段回路、■・・・静電気破壊防止回路、１・
・・半導体基板、２・・・ウェル領域、４・・・ゲート
絶縁膜、５・・ゲート電極、６，６Ａ、７・・・半導体
領域である。
を有する半導体集積回路装置の入力部を示す等価回路図
。 第２図は、第１図の具体的な構成を示す要部模写断面図
、 第３図は、本発明の実施例■である静電気破壊防止回路
を有する半導体集積回路装置の入力部を示す等価回路図
である。 図中、Ｂ Ｐ ・・・外部端子、Ｑｐ、Ｑｐ＋ ＋ Ｑ
ｎ。 Ｑｎｃ・・・ＭＩＳＦＥＴ、Ｒ・・・保護抵抗素子、Ｒ
鵞・・・抵抗素子、Ｄ・・・逆方向ダイオード素子、■
・・・入力段回路、■・・・静電気破壊防止回路、１・
・・半導体基板、２・・・ウェル領域、４・・・ゲート
絶縁膜、５・・ゲート電極、６，６Ａ、７・・・半導体
領域である。
Claims (1)
- 【特許請求の範囲】 １、外部端子と入力段回路との間に、クランプ用ＭＩＳ
ＦＥＴで構成される静電気破壊防止回路を設けた半導体
集積回路装置であって、前記静電気破壊防止回路を、前
記クランプ用ＭＩＳＦＥＴと、前記外部端子とクランプ
用ＭＩＳＦＥＴとの間に、夫々に接続して設けられた、
クランプ用ＭＩＳＦＥＴと異なる導電型チャネルのＭＩ
ＳＦＥＴとで構成したことを特徴とする半導体集積回路
装置。 ２、前記クランプ用ＭＩＳＦＥＴは、ｎチャネルＭＩＳ
ＦＥＴで構成され、前記ＭＩＳＦＥＴは、ｐチャネルＭ
ＩＳＦＥＴで構成されていることを特徴とする特許請求
の範囲第１項に記載の半導体集積回路装置。 ３、前記クランプ用ＭＩＳＦＥＴは、第１導電型半導体
基板又はウェル領域に設けられた第２導電型チャネルＭ
ＩＳＦＥＴで構成され、前記ＭＩＳＦＥＴは、外部端子
に接続された第２導電型ウェル領域又は半導体基板に設
けられた第１導電型チャネルＭＩＳＦＥＴで構成されて
いることを特徴とする特許請求の範囲第１項に記載の半
導体集積回路装置。 ４、前記静電気破壊防止回路は、前記外部端子とＭＩＳ
ＦＥＴとの間に保護抵抗素子が設けられて構成されてい
ることを特徴とする特許請求の範囲第１項乃至第３項に
記載の夫々の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13015786A JPS62287659A (ja) | 1986-06-06 | 1986-06-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13015786A JPS62287659A (ja) | 1986-06-06 | 1986-06-06 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62287659A true JPS62287659A (ja) | 1987-12-14 |
Family
ID=15027353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13015786A Pending JPS62287659A (ja) | 1986-06-06 | 1986-06-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62287659A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5784235A (en) * | 1995-06-02 | 1998-07-21 | Nippon Telegraph And Telephone Corporation | Semiconductor IC device including ESD protection circuit |
| JP2012209362A (ja) * | 2011-03-29 | 2012-10-25 | Seiko Instruments Inc | 半導体集積回路のｅｓｄ保護回路 |
-
1986
- 1986-06-06 JP JP13015786A patent/JPS62287659A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5784235A (en) * | 1995-06-02 | 1998-07-21 | Nippon Telegraph And Telephone Corporation | Semiconductor IC device including ESD protection circuit |
| JP2012209362A (ja) * | 2011-03-29 | 2012-10-25 | Seiko Instruments Inc | 半導体集積回路のｅｓｄ保護回路 |
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