CN110349948B - 静电放电保护装置及其应用 - Google Patents
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Abstract
一种静电放电保护装置，包括形成于基材中且具有相异多数载流子的第一双极晶体管寄生电路和第二双极晶体管寄生电路以及静电放电保护元件。静电放电保护元件具有一个接地端以及一个连接端与第一双极晶体管寄生电路连接。当静电放电电压大于接地电压时，第一电流会经由包含第一双极晶体管寄生电路中的寄生二极管和静电放电保护元件的第一保护电路组合以及包含第一双极晶体管寄生电路和第二双极晶体管寄生电路的第二保护电路组合二者中的一者导入地面。当静电放电电压小于接地电压时，第二电流会经由第一保护电路组合和第二保护电路组合的另一者由地面导入电压源。
Description
技术领域
本揭露是有关于一种半导体电路及其应用。特别是有关于一种静电放电(electrostatic discharge，ESD)保护装置及其应用。
背景技术
静电放电是一种在不同物体之间所生的静电电荷累积和转移现象。会在非常短暂的时间，通常只有几个纳米秒，产生非常高能量的高密度的电流，一旦流过半导体装置，通常会损坏半导体装置。故当通过机械、人体在半导体装置中产生静电电荷时，必须提供静电放电保护装置与放电路径以避免半导体装置受到损坏。
以被广泛使用在集成电路的输入/输出(Input/Output，I/O)垫与内部电路之间的静电放电保护构造为例，其利用在集成电路中所内建的寄生双载流子接面晶体管(bipolarjunction transistor，BJT)和/或其他静电放电保护元件，例如金属-氧化物-半导体(Metal-Oxide-Semiconductor，MOS)晶体管，所构成的静电放电保护电路来保护内部电路免于被由输入/输出垫所导入的静电放电电流所毁损。而为了提高静电放电保护电路的触发电压(Trigger Voltage，Vtr)及维持电压(Holding Voltage，Vh)，以增进静电放电保护电路的电流分路(current shunting)能力一般会在输入/输出垫与静电放电保护电路之间设置至少一个串联的二极管元件。
然而，二极管元件的设置会阻断反向的静电放电电流，可能损坏内部电路和电放电保护电路。因此，必须额外提供另一个的静电放电电路以分散反向的静电放电电流。但此举将会将使集成电路的整体布局尺寸(lay-out size)无法降低，并不符合集成电路尺寸微缩的设计趋势。
因此，有需要提供一种先进的静电放电保护装置及其应用，来解决现有技术所面临的问题。
发明内容
本说明书的一实施例揭露一种静电放电保护装置，包括半导体基材、第一掺杂阱区、第二掺杂阱区、第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区以及一静电放电保护元件。第一掺杂阱区位于半导体基材之中。第二掺杂阱区位于第一掺杂阱区之中。第一掺杂区和第二掺杂区分别位于第二掺杂阱区之中，彼此隔离，且分别连接一电压源。第三掺杂区位于第一掺杂阱区之中。第四掺杂区位于半导体基材之中，邻接第一掺杂阱区，且接地(grounding)。第一掺杂区、第二掺杂阱区和第一掺杂阱区形成第一双极晶体管寄生(Parasitic Bipolar Junction Transistor，BJT)电路；第二掺杂区、第一掺杂阱区和第四掺杂区形成第二双极晶体管寄生电路；且第一双极晶体管寄生电路和第二双极晶体管寄生电路具有相异的多数载流子(majority carrier)。静电放电保护元件，具有一个接地端以及一个与第三掺杂区连接的连接端。当电压源大于接地电压时，第一电流会经由包含第一双极晶体管寄生电路中的寄生二极管和静电放电保护元件的第一保护电路组合以及包含第一双极晶体管寄生电路和第二双极晶体管寄生电路的第二保护电路组合二者中的一者导入地面。当电压源小于接地电压时，第二电流会经由第一保护电路组合和第二保护电路组合的另一者由地面导入电压源。
本说明书的另一实施例揭露一种存储器元件，其包括如上所述的该静电放电保护装置以及与静电放电保护装置电性连接的一存储单元阵列。
本说明书的又一实施例揭露一种静电放电保护方法以保护一内部电路(internalcircuit)电性连接，包括下述步骤：首先，提供如上所述的该静电放电保护装置与此内部电路电性连接。当施加于该内部电路的静电放电应力(ESD stress)大于接地电压时，利用包含第一双极晶体管寄生电路中的寄生二极管和静电放电保护元件的第一保护电路组合以及包含第一双极晶体管寄生电路和第二双极晶体管寄生电路的第二保护电路组合二者中的一者，将第一静电放电电流导入地面；当施加于该内部电路的静电放电应力小于接地电压时，利用第一保护电路组合和第二保护电路组合的另一者将第二静电放电电流由地面导入施加静电放电应力的电压源。
根据上述实施例，本说明书是在提供一种静电放电保护装置及其应用，通过离子掺杂的方式在半导体基材上形成至少一个双极晶体管寄生电路，构成一个反向的(reverse-triggering)寄生硅控整流器(Silicon Controlled Rectifier，SCR)。再搭配另一个正向的静电放电保护元件与一个内部电路电性连接。当有静电放电应力施加于该内部电路时，可利用正向的静电放电保护元件将正向静电放电电流导入地面；或通过反向的寄生硅控整流器将反向静电放电电流由地面导入施加静电放电应力的电压源。
其中，「反向的寄生硅控整流器」是采用具有N型掺质的掺杂阱区为基底，包含二个电性分别为PNP和NPN的双极晶体管的寄生电路，是以具有P型掺质的掺杂区作为接地端，以具有N型掺质的掺杂区来与受保护的内部电路电性连接。由于，现有的反向静电放电路径，一般为P极接地，且N极连接内部电路的PN寄生二极管，当静电放电应力使内部电路的操作电压低于地面时，反向路径会产生大量漏电流。采用前述实施例所提供的寄生硅控整流器来取代现有的PN寄生二极管，以解决内部电路的操作电压低于地面时，产生大量漏电流的问题。
在本说明书的另一个实施例中，电可将一个正向的(forward-triggering)寄生硅控整流器和另一个反向的静电放电保护元件搭配来与内部电路电性连接。当有静电放电应力施加于该内部电路时，可利用反向的静电放电保护元件将反向静电放电电流由地面导入施加静电放电应力的电压源；或通过正向的寄生硅控整流器将正向静电放电电流导入地面。不须额外地提供占用较大布局空间的另一个静电放电保护元件，即可达到同时分散正向与反向的静电放电电流，减少集成电路的整体布局尺寸的目的。其中，「正向的寄生硅控整流器」是采用具有P型掺质的掺杂阱区为基底，包含二个电性分别为PNP和NPN的双极晶体管的寄生电路，是以具有N型掺质的掺杂区作为接地端，以具有P型掺质的掺杂区来与内部电路电性连接。
为了对本说明书的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图详细说明如下：
附图说明
图1是根据本说明书的一实施例所绘示的静电放电保护装置结构剖面示意图及等效电路图；
图2是绘示一种使用图1的静电放电保护装置的集成电路的电路布局示意图；
图3是根据本说明书的另一实施例所绘示的静电放电保护装置结构剖面示意图及等效电路图；以及
图4是根据本说明书的另一实施例所绘示的静电放电保护装置结构剖面示意图及等效电路图。
【符号说明】
20：集成电路 21：内部电路
100、300、400：静电放电保护装置
101、401：半导体基材 102、402：第一掺杂阱区
103、403：第二掺杂阱区 104、404：第一掺杂区
105：第二掺杂区、405 106、406：第三掺杂区
107、407：第四掺杂区 108：焊垫
109、409：静电放电保护元件
110、310、410：寄生硅控整流器
110A、310A、410B：NPN双极晶体管寄生电路
110B、310B、410A：PNP双极晶体管寄生电路
111：栅极 112、412：第五掺杂区
113：第六掺杂区、413 114、414：二极管元件
115：导线
118A、318A、418A：第一保护电路组合
118B、318B、418B：第二保护电路组合
具体实施方式
本说明书是提供一种静电放电保护装置及其应用，可同时分散正向与反向的静电放电电流，并达到减少集成电路的整体布局尺寸以及负向电压操作的目的。为了对本说明书的上述实施例及其他目的、特征和优点能更明显易懂，下文特举多个静电放电保护装置及其应用装置及方法作为优选实施例，并配合所附附图作详细说明。
但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。优选实施例的提出，仅是用以例示本发明的技术特征，并非用以限定本发明的权利要求。该技术领域中普通技术人员，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与附图之中，相同的元件，将以相同的元件符号加以表示。
请参照图1，图1是根据本说明书的一实施例所绘示的静电放电保护装置100结构剖面示意图及等效电路图。在本实施例之中，静电放电保护装置100包括半导体基材101、第一掺杂阱区102、第二掺杂阱区103、第一掺杂区104、第二掺杂区105、第三掺杂区106、第四掺杂区107、焊垫108以及一静电放电保护元件109。
第一掺杂阱区102位于半导体基材101之中。第二掺杂阱区103位于第一掺杂阱区102之中。第一掺杂区104和第二掺杂区105分别位于第二掺杂阱区103之中，并且都经由焊垫108电性连接至一电压源116。第三掺杂区106位于第一掺杂阱区102之中。第四掺杂区107位于半导体基材101之中，邻接第一掺杂阱区102，且接地。本实施例之中，第四掺杂区107可以(但不限定)围绕第一掺杂阱区102。
在本说明书的一些实施例之中，半导体基材101可以由任何适合的基础半导体，例如结晶态的硅或锗；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化碘、砷化碘和/或锑化碘，或上述的组合所构成。例如，在本实施例之中，半导体基材101优选为一种多晶硅晶圆。
在本实施例中，具有第一性的半导体基材101，可以包括一个具有P型掺质的掺杂阱区(以P-well表示)。其中P型掺质可以是，例如铝(A1)、硼(B)、镓(Ga)或上述的任意组合。第一掺杂阱区102为具有N型掺质，例如砷(As)、磷(P)离子，的深掺杂阱区(deep-N-well)；第二掺杂阱区103为具有P型掺质的掺杂阱区(PWI)。第一掺杂区104和第三掺杂区106为具有N型掺质浓度高于第二掺杂阱区103的N型掺杂区(N+)；第二掺杂区105和第四掺杂区107为具有P型掺质浓度高于第一掺杂阱区102的P型掺杂区(P+)。
其中，第一掺杂区104、第二掺杂阱区103和第一掺杂阱区102形成一个具有N型多数载流子的NPN双极晶体管寄生电路110A；第四掺杂区107、第一掺杂阱区102和第二掺杂区105形成第二双极晶体管寄生电路110B；且第一双极晶体管寄生电路110A和第二双极晶体管寄生电路110B具有相异的多数载流子。其中，PNP双极晶体管寄生电路110B的集极(collector)和NPN双极晶体管寄生电路110A的基极(base)连接；且PNP双极晶体管寄生电路110B的基极和NPN双极晶体管寄生电路110A的集极(collector)连接，进而在半导体基材101中构成一个寄生硅控整流器110。其中，第一掺杂区104是作为寄生硅控整流器110的阴极；第四掺杂区107是作为寄生硅控整流器110的阳极。
在本说明书的一些实例中，静电放电保护元件109可以包括一个金属-氧化物-半导晶体管和一个硅控整流器或二者的其中之一。静电放电保护元件109亦可包含任何具有静电放电功能的元件或电路。例如，静电放电保护元件109包括位于半导体基材101上的栅极111，以及位于半导体基材101中的第五掺杂区112和第六掺杂区113。第五掺杂区112和第六掺杂区113邻接栅极111。在本实施例中，第五掺杂区112和第六掺杂区113为N型深掺杂区，可以与栅极111在半导体基材101中形成一个N型的金属-氧化物-半导晶体管(NMOS)。第五掺杂区112和第六掺杂区113可分别做为N型的金属-氧化物-半导晶体管的漏极和源极。其中，第五掺杂区112通过导线115与第三掺杂区106电性连接。当电压源的电压大于接地电压时，由电压源产生的电流，会经过焊垫108、第二掺杂区105、第二掺杂阱区103、第一掺杂阱区102和第三掺杂区106，再通过导线115流向电放电保护元件109，并导入地面。
另外，为了提高静电放电保护元件109的触发电压及维持电压，在本说明书的另一些实施例中，静电放电保护装置100可更包括多个二极管元件114或电阻元件(未绘示)，设置于电放电保护元件109与第三掺杂区106之间。
在本说明书的一些实施例中，静电放电保护装置100可以用来保护集成电路20中的内部电路21免于遭受静电放电的损害。例如请参照图2，图2是绘示一种使用图1的静电放电保护装置100的集成电路20的电路布局示意图。在本实施例中，集成电路20可以是一种存储元件，其内部电路21可以是一种存储单元阵列。其中，内部电路21与静电放电保护装置100的寄生硅控整流器110电性连接。在本说明书的其他实施例中，内部电路21并不以存储元件为限，也可以是其他的半导体元件、电路或二者的组合。
当一正向的静电放电应力(静电放电电压大于接地电压)施加于内部电路21时，若静电放电电压大于静电放电保护元件109的触发电压时，正向的静电放电流会经由焊垫108通过NPN双极晶体管电路110A中(形成于第二掺杂阱区103和第一掺杂阱区102间)的寄生二极管和静电放电保护元件109所构成的第一保护电路组合118A(经过焊垫108、第二掺杂区105、第二掺杂阱区103、第一掺杂阱区102和第三掺杂区106，再通过导线115流向电放电保护元件109)导入地面。当一反向的静电放电应力(静电放电电压小于接地电压)施加于内部电路21时，若静电放电电压大于NPN双极晶体管寄生电路110A和PNP双极晶体管寄生电路110B的触发电压，则会启动寄生硅控整流器110，将反向静电放电应力电压源所产生(来自地面GND)的反向静电放电流通过NPN双极晶体管寄生电路110A和该PNP双极晶体管寄生电路110B所构成的第二保护电路组合118B导入焊垫108。
请参照图3，图3是根据本说明书的另一实施例所绘示的静电放电保护装置300结构剖面示意图及等效电路图。静电放电保护装置300的结构配置大致与图1所示的静电放电保护装置100相同，差别仅在于静电放电保护装置300的第二掺杂阱区303区分为彼此隔离的第一部分303A以及第二部分303B；且第一掺杂区104位于第一部分303A之中，第二掺杂区105位于第二部分303B之中。
在本实施例中，第一掺杂阱区102、第二掺杂阱区303的第一部分303A和第一掺杂区104形成NPN双极晶体管寄生电路310A；第二掺杂阱区303的一部分303A、第一掺杂阱区102和第四掺杂区107形成PNP双极晶体管寄生电路310B。其中，PNP双极晶体管寄生电路310B的集极和NPN双极晶体管寄生电路310A的基极连接；且PNP双极晶体管寄生电路310B的基极和NPN双极晶体管寄生电路310A的集极连接。第一掺杂区104是作为寄生硅控整流器310的阴极；第四掺杂区107是作为寄生硅控整流器310的阳极。
当一正向的静电放电应力(静电放电电压大于接地电压)施加于焊垫108，且电压大于静电放电保护元件109的触发电压时，正向的静电放电流会通过NPN双极晶体管寄生电路310A中(形成于第二部分303B和第一掺杂阱区102间)的寄生二极管和静电放电保护元件109所构成的第一保护电路组合318A(经过焊垫108、第二掺杂区105、第二掺杂阱区303区的第二部分303B、第一掺杂阱区102和第三掺杂区106，再通过导线115流向电放电保护元件109)导入地面。当一反向的静电放电应力施加于焊垫108，且电压大于NPN双极晶体管寄生电路310A和PNP双极晶体管寄生电路310B的触发电压时，会启动寄生硅控整流器310，将反向静电放电应力电压源所产生(来自地面GND)的反向静电放电流通过NPN双极晶体管寄生电路310A和PNP双极晶体管寄生电路310B所构成的第二保护电路组合318B导入焊垫108。在本说明书的一实施例中，若将第二掺杂阱区303的一部分303A保持浮置(floating)，将使寄生硅控整流器310的的的触发电压大幅降低。
请参照图4，图4是根据本说明书的另一实施例所绘示的静电放电保护装置400结构剖面示意图及等效电路图。静电放电保护装置400的结构配置大致与图1所示的静电放电保护装置100相似，差别仅在于静电放电保护装置400中的各个掺杂区和二极管元件414的电性刚好与静电放电保护装置100相反。
在本实施例中，第一掺杂阱区402、第二掺杂阱区403和第一掺杂区404形成PNP双极晶体管寄生电路410A；第二掺杂区405、第一掺杂阱区402和第四掺杂区407形成NPN双极晶体管寄生电路410B。其中，PNP双极晶体管寄生电路410A的集极和NPN双极晶体管寄生电路410B的基极连接；且PNP双极晶体管寄生电路410A的基极和NPN双极晶体管寄生电路410B的集极连接。第一掺杂区404是作为寄生硅控整流器410的阳极；第四掺杂区407是作为寄生硅控整流器410的阴极。
静电放电保护元件409包括位于半导体基材401上的栅极411以及位于半导体基材401中的第五掺杂区412和第六掺杂区413。在本实施例中，第五掺杂区412和第六掺杂区413为邻接于栅极411的二个P型深掺杂区；栅极411、第五掺杂区412和第六掺杂区413可以构成一个P型金属-氧化物-半导晶体管；第五掺杂区412和第六掺杂区413可分别做为P型金属-氧化物-半导晶体管的漏极和源极。其中，第五掺杂区412通过导线115与第三掺杂区406电性连接。静电放电保护装置400更包括多个二极管元件414，设置于电放电保护元件409与第三掺杂区406之间。
当一反向的静电放电应力(静电放电电压小于接地电压)施加于焊垫108，且电压大于静电放电保护元件409的触发电压时，反向的静电放电流(电子流)会通过静电放电保护元件409和PNP双极晶体管寄生电路410A中(形成于第一掺杂阱区402和第二掺杂阱区403间)的寄生二极管和所构成的第一保护电路组合418A(经过焊垫108、第二掺杂区405、第二掺杂阱区403、第一掺杂阱区402、和第三掺杂区406，再通过导线115流向电放电保护元件409)，并导入施加反向静电放电应力的电压源VDD。当一正向的静电放电应力(静电放电电压大于接地电压)施加于焊垫108，且电压大于PNP双极晶体管寄生电路410A和NPN双极晶体管寄生电路410B的触发电压时，会启动寄生硅控整流器410，将静电放电应力电压源VDD所产生的正向静电放电流通过PNP双极晶体管寄生电路410A和NPN双极晶体管寄生电路410B所构成的第二保护电路组合418B导入焊垫108。
根据上述实施例，本说明书是在提供一种静电放电保护装置及其应用，通过离子掺杂的方式在半导体基材上形成至少一个双极晶体管寄生电路，构成一个反向的寄生硅控整流器。再搭配另一个正向的静电放电保护元件与一个内部电路电性连接。当有静电放电应力施加于该内部电路时，可利用正向的静电放电保护元件将正向静电放电电流导入地面；或通过反向的寄生硅控整流器将反向静电放电电流导入地面。
其中，「反向的寄生硅控整流器」是采用具有N型掺质的掺杂阱区为基底，包含二个电性分别为PNP和NPN的双极晶体管的寄生电路，是以具有P型掺质的掺杂区作为接地端，以具有N型掺质的掺杂区来与受保护的内部电路电性连接。由于，现有的反向静电放电路径，一般为P极接地，且N极连接内部电路的PNP寄生二极管，当静电放电应力使内部电路的操作电压低于地面时，反向路径会产生大量漏电流。采用前述实施例所提供的寄生硅控整流器来取代现有的PNP寄生二极管，以解决内部电路的操作电压低于地面时，产生大量漏电流的问题。
在本说明书的另一个实施例中，也可将一个正向的寄生硅控整流器和另一个反向的静电放电保护元件搭配来与内部电路电性连接。当有静电放电应力施加于该内部电路时，可利用反向的静电放电保护元件将反向静电放电电流导入地面；或通过正向的寄生硅控整流器将正向静电放电电流导入地面。不须额外地提供占用较大布局空间的另一个静电放电保护元件，即可达到同时分散正向与反向的静电放电电流，减少集成电路的整体布局尺寸的目的。
虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何该技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当以权利要求所界定的为准。
Claims (10)
1.一种静电放电(electrostatic discharge，ESD)保护装置，包括：
一半导体基材；
一第一掺杂阱区，位于该半导体基材之中；
一第二掺杂阱区，位于该第一掺杂阱区之中；
一第一掺杂区，位于该第二掺杂阱区之中，连接一电压源；
一第二掺杂区，位于该第二掺杂阱区之中，与该第一掺杂区隔离，且连接该电压源；
一第三掺杂区，位于该第一掺杂阱区之中；
一第四掺杂区，位于该半导体基材之中，邻接该第一掺杂阱区，且接地(grounding)；
其中该第一掺杂区、该第二掺杂阱区和该第一掺杂阱区形成一第一双极晶体管寄生(Parasitic Bipolar Junction Transistor，BJT)电路；该第二掺杂区、该第一掺杂阱区和该第四掺杂区形成一第二双极晶体管寄生电路；且该第一双极晶体管寄生电路和该第二双极晶体管寄生电路具有相异的多数载流子(majority carrier)；以及
一静电放电(electrostatic discharge，ESD)保护元件，具有一接地端以及一连接端，该连接端与该第三掺杂区连接；
当该电压源大于一接地电压时，一第一电流经由包含该第一双极晶体管寄生电路中的一寄生二极管和该静电放电保护元件的一第一保护电路组合以及包含该第一双极晶体管寄生电路和该第二双极晶体管寄生电路的一第二保护电路组合二者中的一者导入地面；
当该电压源小于该接地电压时，一第二电流经由该第一保护电路组合和该第二保护电路组合的另一者由地面导入该电压源。
2.如权利要求1所述的静电放电保护装置，其中该第二掺杂阱区包括一第一部分以及与该第一部分隔离的一第二部分，该第一掺杂区位于该第一部分之中，该第二掺杂区位于该第二部分之中。
3.如权利要求1所述的静电放电保护装置，其中该第一掺杂区、该第一掺杂阱区和该第三掺杂区为N型掺杂区；该半导体基材、该第二掺杂阱区、该第二掺杂区、该第四掺杂区为P型掺杂区。
4.如权利要求3所述的静电放电保护装置，其中该第一双极晶体管寄生电路和该第二双极晶体管寄生电路形成一寄生硅控整流器(Silicon Controlled Rectifier，SCR)；且该第一掺杂区是作为该寄生硅控整流器的一阴极；该第四掺杂区是作为该寄生硅控整流器的一阳极。
5.如权利要求1所述的静电放电保护装置，其中该第一掺杂区、该第一掺杂阱区和该第三掺杂区为P型掺杂区；该半导体基材、该第二掺杂阱区、该第二掺杂区、该第四掺杂区为N型掺杂区。
6.如权利要求1所述的静电放电保护装置，更包括一二极管元件电性串连于该静电放电保护元件与该第三掺杂区之间。
7.如权利要求1所述的静电放电保护装置，其中该静电放电保护元件包括至少一金属-氧化物-半导体(Metal-Oxide-Semiconductor，MOS)晶体管和一硅控整流器二者其中之一。
8.如权利要求1所述的静电放电保护装置，其中该第四掺杂区围绕该第一掺杂阱区。
9.一种存储器元件，包括：
一静电放电保护装置，包括：
一半导体基材；
一第一掺杂阱区，位于该半导体基材之中；
一第二掺杂阱区，位于该第一掺杂阱区之中；
一第一掺杂区，位于该第二掺杂阱区之中，连接一电压源；
一第二掺杂区，位于该第二掺杂阱区之中，与该第一掺杂区隔离，且连接该电压源；
一第三掺杂区，位于该第一掺杂阱区之中；
一第四掺杂区，位于该半导体基材之中，邻接该第一掺杂阱区，且接地；
其中该第一掺杂区、该第二掺杂阱区和该第一掺杂阱区形成一第一双极晶体管寄生电路；该第二掺杂区、该第一掺杂阱区和该第四掺杂区形成一第二双极晶体管寄生电路；且该第一双极晶体管寄生电路和该第二双极晶体管寄生电路具有相异的多数载流子；以及
一静电放电保护元件，具有一接地端以及一连接端，该连接端与该第三掺杂区连接；
当该电压源大于一接地电压时，一第一电流经由包含该第一双极晶体管寄生电路中的一寄生二极管和该静电放电保护元件的一第一保护电路组合以及包含该第一双极晶体管寄生电路和该第二双极晶体管寄生电路的一第二保护电路组合的一者导入地面；
当该电压源小于该接地电压时，一第二电流经由该第一保护电路组合和该第二保护电路组合的另一者由地面导入该电压源；以及
一存储单元阵列，与该静电放电保护装置电性连接。
10.一种静电放电保护方法，以保护一内部电路(internal circuit)，包括：
提供一静电放电保护装置与该内部电路电性连接，该静电放电保护装置，包括：
一半导体基材；
一第一掺杂阱区，位于该半导体基材之中；
一第二掺杂阱区，位于该第一掺杂阱区之中；
一第一掺杂区，位于该第二掺杂阱区之中，连接一电压源；
一第二掺杂区，位于该第二掺杂阱区之中，与该第一掺杂区隔离，且连接该电压源；
一第三掺杂区，位于该第一掺杂阱区之中；
一第四掺杂区，位于该半导体基材之中，邻接该第一掺杂阱区，且接地；
其中该第一掺杂区、该第二掺杂阱区和该第一掺杂阱区形成一第一双极晶体管寄生电路；该第二掺杂区、该第一掺杂阱区和该第四掺杂区形成一第二双极晶体管寄生电路；且该第一双极晶体管寄生电路和该第二双极晶体管寄生电路具有相异的多数载流子；以及
一静电放电保护元件，具有一接地端以及一连接端，该连接端与该第三掺杂区连接；
当大于一接地电压的一第一静电放电应力施加于该内部电路时，经由包含该第一双极晶体管寄生电路中的一寄生二极管和该静电放电保护元件的一第一保护电路组合以及包含该第一双极晶体管寄生电路和该第二双极晶体管寄生电路的一第二保护电路组合的一者，将一第一电流导入地面；以及
当小于一接地电压的一第二静电放电应力施加于该内部电路时，经由该第一保护电路组合和该第二保护电路组合的另一者，将一第二电流由地面导入该电压源。
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