CN105990330A - 静电放电保护装置 - Google Patents

Abstract

本发明公开了一种静电放电保护装置，包括多个压降元件、阻抗元件、驱动电路与箝制电路。所述多个压降元件相互串联在第一配线与节点之间，并用以界定一启动电压。当来自第一配线的讯号大于启动电压时，所述多个压降元件响应于来自第一配线的讯号而将第一配线导通至节点。阻抗元件电性连接在节点与第二配线之间。驱动电路放大来自节点的控制讯号，并据以产生驱动讯号。箝制电路依据驱动讯号而决定是否产生介在第一配线与第二配线之间的放电路径。

Description

静电放电保护装置

技术领域

本发明是有关于一种保护装置，且特别是有关于一种静电放电保护装置。

背景技术

集成电路往往都会加入静电放电保护(electrostatic discharge，简称ESD)装置的设计，以藉此防止静电放电的损害。然而，当集成电路正常操作时，现有的静电放电保护装置往往容易受到噪声的误触发(mis-trigger)，进而导致集成电路受到静电放电保护装置的影响。因此，如何提升静电放电保护装置抵抗误触发的能力，已是目前各家厂商所面临的一大挑战。

发明内容

本发明提供一种静电放电保护装置，利用相互串联的多个压降元件来防止误触发事件的发生。

本发明的静电放电保护装置，包括多个压降元件、阻抗元件、驱动电路与箝制电路。所述多个压降元件相互串联在第一配线与节点之间，并用以界定一启动电压。当来自第一配线的讯号大于启动电压时，所述多个压降元件响应于来自第一配线的讯号而将第一配线导通至节点。阻抗元件电性连接在节点与第二配线之间。驱动电路放大来自节点的控制讯号，并据以产生驱动讯号。箝制电路依据驱动讯号而决定是否产生介在第一配线与第二配线之间的放电路径。

基于上述，本发明的静电放电保护装置利用相互串联的多个压降元件来界定一启动电压，且来自第一配线的讯号必须大于启动电压才能将第一配线导通至一节点。此外，驱动电路依据来自节点的控制讯号来驱动箝制电路。藉此，静电放电保护装置将可透过相互串联的多个压降元件来防止误触发事件的发生。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1为依据本发明一实施例的静电放电保护装置的示意图。

图2为依据本发明一实施例的第一反相器在正常操作下所输出的缓冲讯号的仿真示意图。

图3为依据本发明一实施例的第一反相器在静电放电测试下所输出的缓冲讯号的仿真示意图。

图4为依据本发明另一实施例的静电放电保护装置的示意图。

图5为依据本发明一实施例的用以说明静电放电保护装置的讯号示意图。

图6为依据本发明再一实施例的静电放电保护装置的示意图。

图7为依据本发明又一实施例的静电放电保护装置的示意图。

【符号说明】

100、400、600、700：静电放电保护装置

111～113、711～713：压降元件

120：阻抗元件

130、610：驱动电路

131、132、611～613：反相器

140、620：箝制电路

MP11～MP14、MP4、MP6：PMOS晶体管

R11、R12：电阻

MN1：NMOS晶体管

101：第一配线

102：第二配线

ND11：节点

CT1：控制讯号

BF1：缓冲讯号

DR1：驱动讯号

VDD：电源电压

GND：接地电压

210～280、310～380、510～530：曲线

410：闩锁电路

C4：电容

D71～D73：二极管

具体实施方式

图1为依据本发明一实施例的静电放电保护装置的示意图。参照图1，静电放电保护装置100包括多个压降元件111～113、阻抗元件120、驱动电路130与箝制电路140。其中，压降元件111～113相互串联在第一配线101与节点ND11之间。阻抗元件120电性连接在节点ND11与第二配线102之间。驱动电路130电性连接节点ND11，且箝制电路140电性连接驱动电路130。

阻抗元件120可例如是一电阻R11。此外，压降元件111～113会响应于来自第一配线101的讯号而决定是否将第一配线101导通至节点ND11。举例来说，每一压降元件可分别由一PMOS晶体管所构成。例如，压降元件111～113可由PMOS晶体管MP11～MP13所构成。此外，每一PMOS晶体管111～113的源极直接或是间接地连接第一配线101，且每一PMOS晶体管111～113的栅极与漏极电性连接至节点ND11。

就单一压降元件(例如，PMOS晶体管)而言，当所施加的讯号大于一基准电压(例如，PMOS晶体管的阈值电压)时，压降元件将导通，且压降元件所产生的电压降将相等于基准电压。相对地，对相互串联的多个压降元件111～113而言，亦即对相互串联的N个压降元件111～113而言，当所施加的讯号大于N倍的基准电压时，所述N个压降元件111～113将导通，进而将第一配线101导通至节点ND11。其中，N为大于1的正整数。

另一方面，当所施加的讯号不大于N倍的基准电压时，所述N个压降元件111～113将不导通，进而致使第一配线101无法导通至节点ND11。换言之，静电放电保护装置100可透过相互串联的多个压降元件111～113来界定一启动电压(activating voltage)。其中，启动电压正比于压降元件111～113的串接个数N，亦即启动电压相等于N倍的基准电压。此外，当来自第一配线101的讯号大于启动电压时，压降元件111～113将响应于来自第一配线101的讯号而将第一配线101导通至节点ND11。

位在节点ND11的控制讯号CT1会响应于压降元件111～113的状态而切换至不同的电压电平。驱动电路130会放大来自节点ND11的控制讯号CT1，并据以产生驱动讯号DR1。举例来说，驱动电路130包括反相器131与132。其中，反相器131的输入端接收控制讯号CT1。反相器132的输入端电性连接反相器131的输出端，且反相器132的输出端用以产生驱动讯号DR1。

更进一步来看，反相器132包括PMOS晶体管MP14与电阻R12。其中，PMOS晶体管MP14的源极电性连接第一配线101，PMOS晶体管MP14的栅极电性连接反相器131的输出端，且PMOS晶体管MP14的漏极用以产生驱动讯号DR1。电阻R12电性连接在PMOS晶体管MP14的漏极与第二配线102之间。在操作上，驱动电路130可透过两反相器131与132来放大控制讯号CT1，并据以产生驱动讯号DR1。

箝制电路140会依据驱动讯号DR1而决定是否产生介在第一配线101与第二配线102之间的放电路径。举例来说，箝制电路140包括NMOS晶体管MN1。其中，NMOS晶体管MN1的漏极电性连接第一配线101，NMOS晶体管MN1的栅极电性连接反相器132的输出端，且NMOS晶体管MN1的源极电性连接第二配线102。在操作上，NMOS晶体管MN1会依据驱动讯号DR1控制其漏极与源极之间的连接状态。其中，当NMOS晶体管MN1导通其漏极与源极时，NMOS晶体管MN1将可产生介在第一配线101与第二配线102之间的放电路径。

在实际应用上，静电放电保护装置100可用以导引来自第一配线101的静电脉冲，以避免静电脉冲对集成电路(未绘示出)造成损害。举例来说，当静电放电事件发生时，静电脉冲将出现在第一配线101上。此时，压降元件111～113将响应于来自第一配线101的静电脉冲而导通，进而将第一配线101导通至节点ND11。相对地，位在节点ND11的控制讯号CT1将被拉升至高电平。

驱动电路130中的两反相器131与132会对控制讯号CT1会进行两次的反相处理，进而产生具有高电平的驱动讯号DR1。此外，NMOS晶体管MN1会依据具有高电平的驱动讯号DR1而导通其漏极与源极，进而形成介在第一配线101与第二配线102之间的放电路径。如此一来，来自第一配线101的静电脉冲将可透过放电路径而被导引至第二配线102，进而避免电脉冲对集成电路造成损害。

另一方面，当集成电路正常操作时，第一配线101可用以传送电源电压VDD，且第二配线102可用以传送接地电压GND。此外，电源电压VDD不大于压降元件111～113所界定的启动电压。因此，所述N个压降元件111～113将不导通，进而致使第一配线101无法导通至节点ND11。相对地，位在节点ND11的控制讯号CT1将透过阻抗元件120而被下拉至低电平，进而致使驱动电路130产生具有低电平的驱动讯号DR1。此外，NMOS晶体管MN1会依据具有低电平的驱动讯号DR1而断开其漏极与源极，进而无法形成介在第一配线101与第二配线102之间的放电路径。如此一来，当集成电路正常操作时，将可避免集成电路受到静电放电保护装置100的影响。

除此之外，集成电路中的电源噪声也可能出现在第一配线101上。然而，电源噪声必须大于压降元件111～113所界定的启动电压，才能致使箝制电路140产生放电路径。换言之，静电放电保护装置100可透过相互串联的压降元件111～113来防止误触发事件的发生。值得一提的是，本领域具有通常知识者可依据设计所需，调整压降元件111～113的串接个数N，以藉此提高启动电压，并据以提升静电放电保护装置100抵抗误触发的能力。

举例来说，图2为依据本发明一实施例的第一反相器在正常操作下所输出的缓冲讯号的仿真示意图。在此，压降元件111～113是由多个PMOS晶体管串接而成。此外，当所述多个PMOS晶体管的串接个数为3个时，反相器131因应逐渐上升的电源电压VDD而输出的缓冲讯号BF1将如曲线210所示。相似地，曲线220～280分别用以表示PMOS晶体管的串接个数为4至10个时，反相器131所输出的缓冲讯号BF1。

如曲线210所示，当压降元件(亦即，PMOS晶体管)的串接个数为3个时，启动电压约等于3.5伏特。因此，在电源电压VDD逐渐上升至3.5伏特的期间内，压降元件将不导通，进而致使控制讯号CT1被下拉至低电平。相对地，控制讯号CT1经过反相器131的反相处理而被拉升至高电平(亦即，电源电压VDD)。因此，在电源电压VDD逐渐上升至3.5伏特的期间内，缓冲讯号BF1也会逐渐上升至3.5伏特。

另一方面，如曲线210所示，当电源电压VDD大于3.5伏特时，压降元件111～113将导通，进而致使控制讯号CT1被上拉至高电平。相对地，控制讯号CT1经过反相器131的反相处理而被下拉至低电平(亦即，接地电压GND)。因此，当电源电压VDD大于3.5伏特时，缓冲讯号BF1将维持在接地电压。相似地，如曲线220所示，当压降元件(亦即，PMOS晶体管)的串接个数为4个时，启动电压约等于4.5伏特。因此，反相器131所输出的缓冲讯号BF1会逐渐上升至4.5伏特后被下拉至接地电压。换言之，从曲线210～280的变化趋势，可以看出，启动电压会随着压降元件的串接个数的增加而增加。因此，可通过调整压降元件的串接个数来提升静电放电保护装置100抵抗误触发的能力。

此外，静电放电保护装置100的触发电压(trigger voltage)也会随着压降元件的串接个数的增加而增加。举例来说，图3为依据本发明一实施例的第一反相器在静电放电测试下所输出的缓冲讯号的仿真示意图。在图3的测试环境下，符合人体放电模式(Human Body Model，简称HBM)的静电脉冲被供应至第一配线101，且压降元件111～113是由多个PMOS晶体管串接而成。此外，曲线310～380分别用以表示PMOS晶体管的串接个数为3至10个时，反相器131因应静电脉冲所输出的缓冲讯号BF1。就曲线310～380的变化趋势来看，静电放电保护装置100的触发电压会随着压降元件的串接个数的增加而增加。例如，当PMOS晶体管的串接个数为10个时，静电放电保护装置100的触发电压大约可提升至9伏特。

图4为依据本发明另一实施例的静电放电保护装置的示意图。其中，图4所列举的静电放电保护装置400与图1所列举的静电放电保护装置100相似，且图4与图1中相同的元件符号用以表示相同或相似的元件。此外，图4与图1实施例主要不同之处在于，图4中的静电放电保护装置400包括闩锁电路410。

具体而言，闩锁电路410电性连接节点ND11与驱动电路130。此外，当第一配线101导通至节点ND11时，闩锁电路410会将控制讯号CT1闩锁在一预设电平，以致使箝制电路140产生放电路径。举例来说，闩锁电路410包括PMOS晶体管MP4与电容C4。其中，PMOS晶体管MP4的源极电性连接第一配线101，PMOS晶体管MP4的栅极电性连接反相器131的输出端，PMOS晶体管MP4的漏极电性连接反相器131的输入端。电容C4的第一端电性连接PMOS晶体管MP4的漏极，且电容C4的第二端电性连接第二配线102。

在操作上，当压降元件111～113因应静电放电事件而导通时，控制讯号CT1将被拉升至高电平，进而对电容C4进行充电。此外，PMOS晶体管MP4与反相器131会形成一回授机制，以将控制讯号CT1闩锁在预设电平(例如，高电平)。藉此，驱动电路130将可产生具有高电平的驱动讯号DR1，进而致使箝制电路140产生放电路径。如此一来，将可提升静电放电保护装置400的防护能力。

举例来说，图5为依据本发明一实施例的用以说明静电放电保护装置的讯号示意图。其中，图5是用以说明静电放电保护装置400在移除闩锁电路410的PMOS晶体管MP4时的讯号示意图。此外，在图5中，曲线510用以表示供应至第一配线101的电源电压VDD，曲线520用以表示反相器131所输出的缓冲讯号BF1，曲线530用以表示反相器132所输出的驱动讯号DR1。如图5所示，当电源电压VDD维持在15伏特时，压降元件111～113将导通。此时，控制讯号CT1将被拉升至高电平，且闩锁电路410会将控制讯号CT1闩锁在预设电平(例如，高电平)。藉此，如曲线520与530所示，缓冲讯号BF1将可维持在低电平，且驱动讯号DR1将可维持在高电平(例如，趋近于电源电压VDD)。

当电源电压VDD被切换至4伏特时，因应电容C4的充放电，控制讯号CT1会先维持在高电平一预设时间后，才被切换至低电平。相对地，如曲线520所示，在电源电压VDD被切换至4伏特的初始期间，缓冲讯号BF1依旧可以维持在低电平。如此一来，如曲线530所示，在电源电压VDD被切换至4伏特的初始期间，驱动讯号DR1依旧可以维持在高电平(例如，趋近于电源电压VDD)，进而致使箝制电路140产生放电路径的时间可以延长至200ns。

值得注意的是，当闩锁电路410中的PMOS晶体管MP4没有被移除时，PMOS晶体管MP4与反相器131所形成的回授机制会一直将缓冲讯号BF1维持在低电平。藉此，在电源电压VDD被切换至4伏特的期间内，驱动讯号DR1都会一直维持在高电平，进而致使箝制电路140产生放电路径的时间可以大于200ns。至于图4实施例的其余元件的细部说明已包含在上述各实施例中，故在此不予赘述。

图6为依据本发明再一实施例的静电放电保护装置的示意图。其中，图6所列举的静电放电保护装置600与图4所列举的静电放电保护装置400相似，且图6与图4中相同的元件符号用以表示相同或相似的元件。此外，图6与图4实施例主要不同之处在于，图6中的驱动电路610包括奇数个反相器611～613，且箝制电路620包括PMOS晶体管MP6。

具体而言，所述奇数个反相器611～613相互串联在节点ND11与箝制电路620之间。此外，所述奇数个反相器611～613中的第一个反相器610接收控制讯号CT1，且所述奇数个反相器611～613中的最后一个反相器613产生驱动讯号DR1。再者，MOS晶体管MP6的源极电性连接第一配线101，PMOS晶体管MP6的栅极电性连接所述奇数个反相器611～613中的最后一个反相器613的输出端，且PMOS晶体管MP6的漏极电性连接第二配线102。

换言之，箝制电路620可由PMOS晶体管MP6所组成。此外，因应PMOS晶体管MP6的设置，驱动电路610可利用奇数个反相器611～613来驱动PMOS晶体管MP6。如此一来，当静电放电事件发生时，位在节点ND11的控制讯号CT1将被拉升至高电平，且驱动电路610可利用奇数个反相器611～613产生具有低电平的驱动讯号DR1。此外，PMOS晶体管MP6会依据具有低电平的驱动讯号DR1，而产生介在第一配线101与第二配线102之间的放电路径。藉此，来自第一配线101的静电脉冲将可透过放电路径而被导引至第二配线102，进而避免电脉冲对集成电路造成损害。

另一方面，当集成电路正常操作时，位在节点ND11的控制讯号CT1将透过阻抗元件120而被下拉至低电平，且驱动电路610可利用奇数个反相器611～613产生具有高电平的驱动讯号DR1。此外，PMOS晶体管MP6会依据具有高电平的驱动讯号DR1，而断开介在第一配线101与第二配线102之间的放电路径。如此一来，当集成电路正常操作时，将可避免集成电路受到静电放电保护装置100的影响。至于图6实施例的其余元件的细部说明已包含在上述各实施例中，故在此不予赘述。

值得一提的是，虽然图1实施例列举了压降元件111～113的实施型态，但其并非用以限定本发明。举例来说，图1、图4与图6中的压降元件111～113也可分别由一二极管所构成。例如，图7为依据本发明又一实施例的静电放电保护装置的示意图。其中，图7所列举的静电放电保护装置700与图4所列举的静电放电保护装置400相似。此外，图7与图4实施例主要不同之处在于，图7中的压降元件711～713是由二极管D71～D73所构成。此外，每一二极管D71～D73的阳极电性连接第一配线101，且每一二极管D71～D73的阴极电性连接节点ND11。至于图7实施例的其余元件的细部说明已包含在上述各实施例中，故在此不予赘述。

综上所述，本发明的静电放电保护装置利用相互串联的多个压降元件界定一启动电压，且来自第一配线的讯号必须大于启动电压才能将第一配线导通至一节点。此外，驱动电路依据来自节点的控制讯号来驱动箝制电路。藉此，静电放电保护装置将可透过相互串联的多个压降元件来防止误触发事件的发生。此外，可通过调整压降元件的串接个数，来提升静电放电保护装置抵抗误触发的能力。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种静电放电保护装置，包括：

多个压降元件，相互串联在一第一配线与一节点之间，并用以界定一启动电压，其中当来自该第一配线的讯号大于该启动电压时，这些压降元件响应于来自该第一配线的讯号而将该第一配线导通至该节点；

一阻抗元件，电性连接在该节点与一第二配线之间；

一驱动电路，放大来自该节点的一控制讯号，并据以产生一驱动讯号；以及

一箝制电路，依据该驱动讯号而决定是否产生介在该第一配线与该第二配线之间的一放电路径。

2.根据权利要求1所述的静电放电保护装置，更包括：

一闩锁电路，电性连接该节点与该驱动电路，其中当该第一配线导通至该节点时，该闩锁电路将该控制讯号闩锁在一默认电平，以致使该箝制电路产生该放电路径。

3.根据权利要求2所述的静电放电保护装置，其中该驱动电路透过一反相器接收该控制讯号，且该闩锁电路包括：

一PMOS晶体管，其源极电性连接该第一配线，该PMOS晶体管的栅极电性连接该反相器的输出端，该PMOS晶体管的漏极电性连接该反相器的输入端；以及

一电容，其第一端电性连接该PMOS晶体管的漏极，该电容的第二端电性连接该第二配线。

4.根据权利要求1所述的静电放电保护装置，其中每一这些压降元件由一PMOS晶体管所构成，该PMOS晶体管的源极电性连接该第一配线，且该PMOS晶体管的栅极与漏极电性连接该节点。

5.根据权利要求1所述的静电放电保护装置，其中每一这些压降元件由一二极管所构成，该二极管的阳极电性连接该第一配线，且该二极管的阴极电性连接该节点。

6.根据权利要求1所述的静电放电保护装置，其中该驱动电路包括：

一第一反相器，其输入端接收该控制讯号；以及

一第二反相器，其输入端电性连接该第一反相器的输出端，该第二反相器的输出端用以产生该驱动讯号。

7.根据权利要求6所述的静电放电保护装置，其中该第二反相器包括：

一PMOS晶体管，其源极电性连接该第一配线，该PMOS晶体管的栅极电性连接该第一反相器的输出端，该PMOS晶体管的漏极用以产生该驱动讯号；以及

一电阻，电性连接在该PMOS晶体管的漏极与该第二配线之间。

8.根据权利要求6所述的静电放电保护装置，其中该箝制电路：

一NMOS晶体管，其漏极电性连接该第一配线，该NMOS晶体管的栅极电性连接该第二反相器的输出端，该NMOS晶体管的源极电性连接该第二配线。

9.根据权利要求1所述的静电放电保护装置，其中该驱动电路包括：

奇数个反相器，相互串联在该节点与该箝制电路之间，其中这些反相器中的第一个反相器接收该控制讯号，且这些反相器中的最后一个反相器产生该驱动讯号。

10.根据权利要求9所述的静电放电保护装置，其中该箝制电路包括：

一PMOS晶体管，其源极电性连接该第一配线，该PMOS晶体管的栅极电性连接这些反相器中的最后一个反相器的输出端，该PMOS晶体管的漏极电性连接该第二配线。