CN101924356A - 一种改进的esd防护装置及相应的方法、集成电路 - Google Patents

Abstract

本发明提供一种改进的ESD防护装置，其用于抑制正常上电时流过ESD防护器件的电流，包括RC检测电路、驱动电路以及电流泄放器件，其特征在于：在RC检测电路的容性器件一侧连接有一阻抗电路。还提供了相应的控制方法以及集成电路。本发明通过在RC检测电路中加入一个与电容串联的MOS管，从而能够抑制上电时流过ESD泄放器件的电流，使得芯片可以正常上电。

Description

一种改进的ESD防护装置及相应的方法、集成电路

技术领域

本发明涉及ESD防护装置，尤其是电源和地间的ESD防护装置，具体地，涉及用于有效地抑制了上电时流过ESD泄放器件的电流的ESD防护装置。

背景技术

为了防止静电放电造成的损伤，集成电路需要添加ESD防护电路进行静电防护。对于集成电路，静电放电通常用三种物理模型描述，分别是人体模型(HBM，human body model)，机器模型(MM，machinemodel)和充电器件模型(CDM，charge device model)，各自代表现实世界中的不同类型静电放电。IO的ESD防护电路和POWER间的ESD防护电路(power clamp)共同构成了整个IC的ESD防护。

本发明所涉及的电路是上述的电源和地间的ESD防护电路(power clamp)。电源和地间的ESD防护电路有多种形式，如gateground MOS(GGMOS)、gate coupled MOS(GCMOS)和有源驱动MOS等等。图1示出了现有技术中一种常用的RC有源驱动电源和地间的ESD防护电路。该保护电路包括电阻201、电容22、有源驱动电路3以及ESD电流泄放器件4，其中，所述电阻201和电容22构成RC检测电路20，所述有源驱动电路3由连线和一级或多级反相器构成，所述ESD电流泄放器件4为一跨接在电源VDD和GND之间NMOS管，所述有源驱动电路3在所述RC检测电路20的控制下驱动所述ESD电流泄放器件4以泄放VDD和GND之间的ESD电流。为了提供一定的ESD防护能力，所述ESD电流泄放器件4的尺寸比较大。当VDD上有相对于GND为正极性的ESD发生时，所述RC检测电路20检测到该ESD事件并通过所述有源驱动电路3使所述ESD电流泄放器件4导通，从而将静电泄放掉。这样，当ESD发生时，通过控制所述ESD电流泄放器件4导通，从而提供了一条VDD到GND的低阻通道，可使IC免受ESD的损伤。当IC正常工作时，所述ESD电流泄放器件4处于关闭状态。

在上述三种ESD模型(HMB、MM及CDM)中，HBM ESD的放电时间是最长的，可达几百纳秒。为了提供足够的ESD防护能力，图1示出的所述ESD电流泄放器件4的导通时间要足够长，因此所述电阻201和所述电容22的取值较大。但为了防止上电时所述ESD电流泄放器件4导通，所述电阻201和所述电容22的时间常数又不能过大。

在集成电路工艺中，所述图1中的所述电阻201可以用多晶硅(poly)电阻实现。多晶硅电阻的优点是阻值相对比较准确。但是，由于要保证ESD放电时所述ESD电流泄放器件4的导通时间足够长，所述电阻201的取值较大，并且一些制程中多晶硅电阻的方块电阻值较小(小于10ohm/sheet square)，因此该多晶硅电阻占用的版图面积较大。为了节省面积，该所述电阻201可以用MOS管来实现。例如，用PMOS管来实现所述电阻201的电路如图2所示。调整MOS管的宽长比很容易获得需要的阻值，面积比多晶硅电阻小很多。

与多晶硅电阻相较，由MOS管构成的MOS电阻节省了面积，却引入了新的问题，即上电时本应处于截止态的所述ESD电流泄放器件4会有电流流过。电路仿真发现，当VDD上电至略大于MOS管阈值电压(Vt)的一段时间内，所述ESD电流泄放器件4中会有电流Ipeak流过，如图3所示。在所述图3中，曲线61示出正常上电过程中VDD电压的变化特征，曲线62示出正常上电过程中流经所述ESD电流泄放器件4的电流的变化特征，其中，当VDD上电至略大于MOS管阈值电压Vt的一段时间内，所述ESD电流泄放器件4中会有电流Ipeak流过，该电流产生的原因是当VDD电压值在MOS管阈值电压Vt附近时，所述MOS管电阻201′实现的电阻阻值过大，所述RC检测电路20′通过所述有源驱动电路3使所述ESD电流泄放器件4导通。其中，上述电流Ipeak的大小与所述ESD电流泄放器件4的尺寸成正比，当IC抗ESD能力要求较高时，所述ESD电流泄放器件4的尺寸会很大，上述电流Ipeak会达到几十毫安乃至上百毫安，从系统应用的角度考虑，上述电流Ipeak是不希望出现的。

发明内容

针对现有技术中的缺陷，本发明的目的是提供一种改进的ESD防护装置以及相应的控制方法。

根据本发明的一个方面，提供一种改进的ESD防护装置，其用于抑制正常上电时流过ESD防护器件的电流，包括RC检测电路、驱动电路以及电流泄放器件，其特征在于：在RC检测电路的容性器件一侧连接有一阻抗电路。

优选地，所述阻抗电路至少包括一个第一晶体管。

优选地，所述第一晶体管为PMOS管，其中，所述PMOS管的漏极连接RC检测电路的容性器件，源极连接RC检测电路的阻性器件，栅极连接地。

优选地，所述第一晶体管为NMOS管，其中，所述NMOS管的漏极连接RC检测电路的容性器件，源极连接RC检测电路的阻性器件，栅极连接VDD。

优选地，所述第一晶体管包括多个PMOS管，其中，所述多个PMOS管串联后跨接在RC检测电路的阻性器件与容性器件之间，所述PMOS管的栅极接地。

优选地，所述第一晶体管包括多个NMOS管，其中，所述多个NMOS管串联后跨接在RC检测电路的阻性器件与容性器件之间，所述NMOS管的栅极接VDD。

优选地，所述PMOS管的宽长比远大于构成RC检测电路的阻性器件的MOS管的宽长比。

优选地，所述NMOS管的宽长比远大于构成RC检测电路的阻性器件的MOS管的宽长比。

根据本发明的另一个方面，还提供一种在改进的ESD防护装置中用于抑制正常上电时流过ESD防护器件的电流的控制方法，其特征在于，包括步骤：提高RC检测电路中容性器件一侧的阻抗。

根据本发明的又一个方面，提供一种集成电路，包括电源引脚、内部电路以及静电放电保护电路，其特征在于，还包括用于提高静电放电保护电路中的RC检测电路中容性器件一侧阻抗的一阻抗电路。

优选地，所述阻抗电路包括第一晶体管。

优选地，所述第一晶体管包括一个或多个如下晶体管中的任一种：PMOS管或者NMOS管。

本发明通过在RC检测电路中加入一个与电容串联的MOS管，从而与通常的ESD防护电路相比，本发明所提供的电路能够抑制上电时流过ESD泄放器件的电流，并且加入的MOS管所占用面积很小。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1示出了根据现有技术的，一种常用的RC有源驱动ESD电源和地之间的防护电路的示意图；

图2示出了根据现有技术的，另一种常用的RC有源驱动ESD电源和地之间的防护电路的示意图；

图3示出了根据图2所示电路的，在正常上电过程中流经所述ESD电流泄放器件的电流的变化特征示意图；

图4示出了根据本发明的第一实施例的，ESD防护装置的结构示意图；

图5示出了根据本发明的第一实施例的一个变化例的，ESD防护装置的结构示意图；

图6示出了根据本发明的第二实施例的，ESD防护装置的结构示意图；以及

图7示出根据本发明的第二实施例的一个变化例的，ESD防护装置的结构示意图。

具体实施方式

图4示出了根据本发明的第一实施例的，ESD防护装置的结构示意图。具体地，在本实施例中，所述ESD防护装置包括RC检测电路2、有源驱动电路3以及ESD电流泄放器件4，其中，所述RC检测电路2包括PMOS管21、电容22以及PMOS管23。所述PMOS管21的源极连接VDD，其漏极连接所述PMOS管23的源极，其栅极连接GND。所述PMOS管23的源极连接所述PMOS管21的漏极，其漏极连接所述电容22，其栅极连接GND。所述电容22的两端分别与所述PMOS管23的漏极及GND连接。

本领域技术人员理解，本实施例的改进之处在于，在所述RC检测电路2中加入了所述PMOS管23，所述PMOS管23在容性器件一侧与所述电容22串联，因此增大了容性器件一侧的阻抗，使得所述ESD电流泄放器件4在上电时不易导通，从而抑制了流过其中的电流Ipeak。

用1.0um制程中的5V器件进行了仿真。电路仿真发现，在某些工艺角(corner)下，本发明提供的所述ESD防护电路可以完全消除所述ESD电流泄放器件4中的上电电流；在其他工艺角(corner)下，所述ESD电流泄放器件4中的上电电流可减小为图2所示电路的二分之一到三分之一。

优选地，所述PMOS管23的宽长比远大于所述PMOS管21的宽长比。当VDD电压值较大时，所述PMOS管23引入的阻抗可以忽略，所述图4示出的电路可以等效为所述图2示出的电路，因此所述图4所示出电路在ESD防护性能上与所述图2示出的电路相当。优选地，所述ESD防护电路采用1.0um工艺，用5V器件实现，所加入的PMOS管取正宽长比为20/1(即w/l＝20/1)，占用的面积很小。

图5示出了根据本发明的第一实施例的一个变化例的，ESD防护装置的结构示意图。具体地，在本实施例中，所述ESD防护装置包括RC检测电路2、有源驱动电路3以及ESD电流泄放器件4。其与所述图4示出的第一实施例的区别在于，本实施例中在所述RC检测电路2的容性器件的一侧串联有多个PMOS管，具体地，PMOS管231、PMOS管232以及PMOS管233串联后跨接在所述PMOS管21与所述电容22之间，所述PMOS管231、PMOS管232以及PMOS管233的栅极连接GND。本领域技术人员，可以根据实际需要在所述PMOS管21和所述电容22之间跨接任意数量的PMOS管，在此不予赘述。

图6示出了根据本发明的第二实施例的，ESD防护装置的结构示意图。具体地，在本实施例中，所述ESD防护装置包括RC检测电路2′、有源驱动电路3′以及ESD电流泄放器件4，其中，所述RC检测电路2′包括NMOS管21、电容22以及NMOS管23′。所述NMOS管21的源极连接GND，其漏极连接所述NMOS管23′的源极，其栅极连接VDD。所述NMOS管23′的源极连接所述NMOS管21的漏极，其漏极连接所述电容22，其栅极连接VDD。所述电容22的两端分别与所述NMOS管23′的漏极及VDD连接。

本实施例与所述图4示出的第一实施例的区别在于，本实施例在所述RC检测电路的容性器件一侧加入了一NMOS管23′，本领域技术人员理解，在所述图4示出的第一实施例中抑制正常上电时流过ESD防护器件的电流的原理在本实施例中同样适用，在此不予赘述。

图7示出根据本发明的第二实施例的一个变化例的，ESD防护装置的结构示意图。具体地，在本实施例中，所述ESD防护装置包括RC检测电路2′、有源驱动电路3′以及ESD电流泄放器件4。其与所述图6示出的第二实施例的区别在于，本实施例中在所述RC检测电路2′的容性器件的一侧串联有多个NMOS管，具体地，NMOS管231′、NMOS管232′以及NMOS管233′串联后跨接在所述NMOS管21′与所述电容22之间，所述NMOS管231′、NMOS管232′以及NMOS管233′的栅极连接VDD。本领域技术人员，可以根据实际需要在所述NMOS管21′和所述电容22之间跨接任意数量的NMOS管，在此不予赘述。

本领域技术人员理解，在第一、二实施例的变化例中，其中的PMOS管可以变化为相应的NMOS管，NMOS管可以变化为相应的PMOS管，例如在所述图4至图6示出的实施例中，所述PMOS管21构成的PMOS电阻可以变化为由NMOS管所实现NMOS电阻。而在更多的变化例中，其中的PMOS管以及NMOS管还可以变化为其它可以实现相同功能的元器件，本领域技术人员可以结合现有技术实现这样的变化，在此不予赘述。进一步地，所述有源驱动电路3包括连线以及反相器，根据逻辑需要，所述反相器可为一级或者多级，这并不会影响本发明的实质内容。

根据本发明图4至图7所示实施例及变化例，本发明提供了一种在改进的ESD防护装置中用于抑制正常上电时流过ESD防护器件的电流的控制方法。优选地包括提高RC检测电路中容性器件一侧的阻抗。

根据本发明图4至图7所示实施例及变化例，本发明还提供了一种集成电路。所述集成电路包括电源引脚、内部电路以及静电放电保护电路，还包括用于提高静电放电保护电路中的RC检测电路中容性器件一侧阻抗的一阻抗电路。优选地，所述阻抗电路包括第一晶体管。优选地，所述第一晶体管包括一个或多个PMOS管或者NMOS管。

进一步地，本领域技术人员理解，本发明提供的集成电路可以是各种类型的集成电路，并根据具体实施需要而变化。换句话说，所有需要抑制正常上电时流过ESD防护器件的电流的集成电路都可以采用上述实施例所提供的方案。具体地，本领域技术人员可以结合现有技术以及上述实施、变化例实现这样的集成电路，在此不予赘述。

以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变形或修改，这并不影响本发明的实质内容。

Claims (12)

1.一种改进的ESD防护装置，其用于抑制正常上电时流过ESD防护器件的电流，包括RC检测电路、驱动电路以及电流泄放器件，其特征在于：在RC检测电路的容性器件一侧连接有一阻抗电路。

2.根据权利要求1所述的ESD防护装置，其特征在于：所述阻抗电路至少包括一个第一晶体管。

3.根据权利要求2所述的ESD防护装置，其特征在于：所述第一晶体管为PMOS管，其中，所述PMOS管的漏极连接RC检测电路的容性器件，源极连接RC检测电路的阻性器件，栅极连接地。

4.根据权利要求2所述的ESD防护装置，其特征在于：所述第一晶体管为NMOS管，其中，所述NMOS管的漏极连接RC检测电路的容性器件，源极连接RC检测电路的阻性器件，栅极连接VDD。

5.根据权利要求2所述的ESD防护装置，其特征在于，所述第一晶体管包括多个PMOS管，其中，所述多个PMOS管串联后跨接在RC检测电路的阻性器件与容性器件之间，所述PMOS管的栅极接地。

6.根据权利要求2所述的ESD防护装置，其特征在于，所述第一晶体管包括多个NMOS管，其中，所述多个NMOS管串联后跨接在RC检测电路的阻性器件与容性器件之间，所述NMOS管的栅极接VDD。

7.根据权利要求3或5所述的ESD防护装置，其特征在于：所述PMOS管的宽长比远大于构成RC检测电路的阻性器件的MOS管的宽长比。

8.根据权利要求4或6所述的ESD防护装置，其特征在于：所述NMOS管的宽长比远大于构成RC检测电路的阻性器件的MOS管的宽长比。

9.一种在改进的ESD防护装置中用于抑制正常上电时流过ESD防护器件的电流的控制方法，其特征在于，包括步骤：

提高RC检测电路中容性器件一侧的阻抗。

10.一种集成电路，包括电源引脚、内部电路以及静电放电保护电路，其特征在于，还包括用于提高静电放电保护电路中的RC检测电路中容性器件一侧阻抗的一阻抗电路。

11.根据权利要求10所述的集成电路，其特征在于，所述阻抗电路包括第一晶体管。

12.根据权利要求11所述的集成电路，其特征在于，所述第一晶体管包括一个或多个如下晶体管中的任一种：

-PMOS管；

-NMOS管。

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