CN112968437B - 静电保护电路及芯片的静电保护网络 - Google Patents

Abstract

本申请提供一种静电保护电路及芯片的静电保护网络，包括：监测单元，用于监测由静电电荷引起的静电脉冲；第一泄放晶体管，用于在监测到静电脉冲后导通，以泄放静电电荷；第二泄放晶体管，用于在监测到静电脉冲后导通，以泄放静电电荷；其中，第一泄放晶体管的导通时刻早于第二泄放晶体管的导通时刻，且第一泄放晶体管的尺寸小于第二泄放晶体管的尺寸。本申请既能在静电脉冲到来时及时泄放静电电荷，也能保证电路泄放能力。

Description

静电保护电路及芯片的静电保护网络

技术领域

本申请涉及集成电路技术领域，尤其涉及一种静电保护电路及芯片的静电保护网络。

背景技术

静电无处不在，假如没有静电保护电路，一块芯片很快会被由于各种各样原因而引入静电所损伤，并且几乎会被一击致命。

因此，芯片中通常设有静电保护电路，静电保护电路用于及时泄放静电电荷，避免被保护电路由于承受静电电荷所带来高压而失效，甚至烧毁。

发明内容

本申请提供一种静电保护电路及芯片的静电保护网络，旨在提供一种既能在静电脉冲到来时及时泄放静电电荷，也能保证电路泄放能力的方案。

本申请提供一种静电保护电路，包括：

监测单元，用于监测由静电电荷引起的静电脉冲；

第一泄放晶体管，用于在监测到静电脉冲后导通，以泄放静电电荷；

第二泄放晶体管，用于在监测到静电脉冲后导通，以泄放静电电荷；

其中，第一泄放晶体管的导通时刻早于第二泄放晶体管的导通时刻，且第一泄放晶体管的尺寸小于第二泄放晶体管的尺寸。

可选地，还包括：

驱动单元，其输入端与第一泄放晶体管的控制端连接，其输出端与第二泄放晶体管的控制端连接。

可选地，驱动单元包括：

第一反相器，其输入端与监测单元的输出端连接，其输入端还与第一泄放晶体管的控制端连接，其输出端与第二泄放晶体管的控制端连接。

可选地，监测单元包括：

监测电阻，其第一端接电源；

监测电容，其第一端与监测电阻的第二端连接，其第二端接地。

可选地，第一泄放晶体管为P型晶体管；

第二泄放晶体管为N型晶体管。

可选地，所第一泄放晶体管和第一反相器中的P型晶体管位于衬底上的同一N型阱中。

可选地，还包括：

驱动单元，其第一输出端与第一泄放晶体管的控制端连接，其第二输出端与第二泄放晶体管的控制端连接。

可选地，驱动单元包括：

第一反相器，其输入端与监测单元的输出端连接，其输出端作为驱动单元的第一输出端；

第二反相器，其输入端与第一反相器的输出端连接，其输出端作为驱动单元的第二输出端。

可选地，监测单元包括：

监测电容，其第一端接电源；

监测电阻，其第一端与监测电容的第二端连接，其第二端接地。

可选地，第一泄放晶体管为P型晶体管；

第二泄放晶体管为N型晶体管。

可选地，所第一泄放晶体管、第一反相器中的P型晶体管、第二反相器中的P型晶体管均位于衬底上的同一N型阱中。

可选地，驱动单元包括：

第一反相器，其输入端与监测单元的输出端连接，其输入端还与第一泄放晶体管的控制端连接；

第二反相器，其输入端与第一反相器的输出端连接，其输出端与第二泄放晶体管的控制端连接。

可选地，监测单元包括：

监测电容，其第一端接电源；

监测电阻，其第一端与监测电容的第二端连接，其第二端接地。

可选地，第一泄放晶体管为N型晶体管；

第二泄放晶体管为N型晶体管。

可选地，所第一泄放晶体管、第一反相器中的N型晶体管、第二反相器中的N型晶体管均位于衬底上的同一P型阱中；

第一泄放晶体管和第二泄放晶体管位于衬底上不同的P型阱中。

可选地，静电电荷通过第一泄放晶体管泄放的电荷量为第一电荷量，静电电荷通过第二泄放晶体管泄放的电荷量为第二电荷量，第一电荷量小于第二电荷量。

本申请提供一种芯片的静电保护网络，所述芯片包括第一电源端、第一接地端、第二电源端、第二接地端，所述第一电源端和所述第一接地端之间具有第一被保护电路，所述第二电源端和所述第二接地端之间具有第二被保护电路，所述第一电源端与所述第一接地端之间具有如上所述的静电保护电路，记为第一静电保护电路；所述第二电源端与所述第二接地端之间具有如上所述的静电保护电路，记为第二静电保护电路；所述第一电源端与所述第二电源端之间具有第三静电保护电路；所述第一接地端与所述第二接地端之间具有第四静电保护电路。

可选地，所述第三静电保护电路包括第一二极管；当所述第一电源端正常工作时的电压小于所述第二电源端正常工作时的电压时，所述第一二极管的正极端连接所述第一电源端，所述第一二极管的负极端连接所述第二电源端；当所述第一电源端正常工作时的电压大于所述第二电源端正常工作时的电压时，所述第一二极管的正极端连接所述第二电源端，所述第一二极管的负极端连接所述第一电源端。

可选地，所述第四静电保护电路包括第二二极管和第三二极管；所述第二二极管的正极端连接所述第一接地端，所述第二二极管的负极端连接所述第二接地端；所述第三二极管的正极端连接所述第二接地端，所述第三二极管的负极端连接所述第一接地端。

本申请提供的一种静电保护电路及芯片的静电保护网络，包括监测单元、第一泄放晶体管以及第二泄放晶体管，监测单元用于监测静电脉冲，第一泄放晶体管在静电脉冲到来时先于第二泄放晶体管导通，先泄放一部分静电电荷，由于第一泄放晶体管的尺寸小于第二泄放晶体管，第一泄放晶体管可以及时导通，进而在静电脉冲到来时及时泄放静电电荷，避免被保护电路承受静电脉冲带来的高压，在第二泄放晶体管导通后，由第一泄放晶体管和第二泄放晶体管同时泄放静电电荷，可以泄放较大电荷量的静电电荷，静电保护电路的泄放能力增强。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。

图1为一种静电保护电路的结构示意图；

图2为本申请一实施例提供的一种静电保护电路的结构示意图；

图3为本申请另一实施例提供的一种静电保护电路的结构示意图；

图4为基于图3所示的静电保护电路的具体电路示意图；

图5为本申请另一实施例提供的一种静电保护电路的结构示意图；

图6为基于图5所示的静电保护电路的具体电路示意图；

图7为基于图3所示的静电保护电路的具体电路示意图；

图8为一种芯片的静电保护网络的示意图；

图9为图8中的ESD3的一种实施例；

图10为图8中的ESD4的一种实施例。

通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。

静电无处不在，假如没有静电保护电路，一块芯片很快会被由于各种各样原因而引入静电所损伤，并且几乎会被一击致命。以人体模型为例，在人手触碰芯片管脚的一瞬间，通常只有几十纳秒的时间，被触碰管脚可以达到几百甚至上千伏特的电压，这足以损坏任何芯片，而机器模型，例如设备触碰到芯片管脚后，甚至只要几纳秒的时间，就能使得被设备触碰的管脚的电压达到几百伏特。

为了保证芯片的安全，每一块芯片内都含有静电保护电路。按管脚功能的不同，又分为针对电源管脚、IO管脚的静电保护电路。

如图1所示，为一种静电保护电路的实施例，其设置在电源端VDD和接地端GND之间。在监测单元101和泄放晶体管T之间设置反相器M，由监控单元101监测静电脉冲，并根据监测结果开启反相器M，由反相器M再去驱动较大尺寸的泄放晶体管T，反相器M的驱动电流根据泄放晶体管T的尺寸进行设计。静电电荷泄放的峰值电流可以达到1.5A，这就需要泄放晶体管的尺寸会较大，而较大的泄放晶体管T需要较大的驱动电流才能快速开启，在静电脉冲到来的一瞬间，图1的实施例由于泄放晶体管T的尺寸过大而存在无法及时导通或非均匀导通的风险，静电电荷无法及时被泄放，因此芯片的被保护电路仍然存在被损伤的风险。

如图2所示，本申请一实施例提供一种静电保护电路，该静电保护电路包括监测单元101、第一泄放晶体管102以及第二泄放晶体管103。

监测单元101用于监测由静电电荷引起的静电脉冲。第一泄放晶体管102用于在监测到静电脉冲后导通，以泄放静电电荷。第二泄放晶体管103用于在监测到静电脉冲后导通，以泄放静电电荷。

其中，第一泄放晶体管102的导通时刻早于第二泄放晶体管103的导通时刻。在监测单元101监测到静电脉冲后，第一泄放晶体管102先导通，先泄放一部分静电电荷，随后第二泄放晶体管103导通，由第一泄放晶体管102和第二泄放晶体管103一同泄放剩余静电电荷。

由于第一泄放晶体管102的尺寸小于第二泄放晶体管103的尺寸，也就是第一泄放晶体管102比第二泄放晶体管103更容易导通，第一泄放晶体管102在静电脉冲到来后能够及时导通，可以先释放一部分静电电荷，避免静电电荷积累过多，从而使电源端VDD的由静电电荷造成的电压升高不至于上升太快。在第一泄放晶体管102导通一段时间后，第二泄放晶体管103完全导通，由第一泄放晶体管102和第二泄放晶体管103共同泄放剩余静电电荷。第二泄放晶体管103导通后，静电保护电路的泄放能力显著增加，可以快速泄放静电电荷，可以有效防止静电脉冲对被保护电路造成的损伤。

在上述技术方案中，在监测单元监测到静电脉冲后，由于第一泄放晶体管的尺寸小于第二泄放晶体管的尺寸，第一泄放晶体管更容易导通，可以保证脉冲到来后第一泄放晶体管及时导通，提前释放一部分静电电荷，随后第二泄放晶体管导通，由第一泄放晶体管和第二泄放晶体管共同泄放静电电荷，可以快速泄放较多电荷量的静电电荷，即可在静电脉冲到来瞬间及时泄放静电电荷，也可以保证静电泄放能力，可以有效防止静电脉冲过高而使被保护电路的器件承受高压，使得被保护电路免于静电造成的损伤。

如图3所示，本申请另一实施例提供一种静电保护电路，该静电包括电路包括监测单元101、第一泄放晶体管102、第二泄放晶体管103以及驱动单元104。

其中，驱动单元104设有输入端和输出端，其输入端与第一泄放晶体管102的控制端连接，其输出端与第二泄放晶体管103的控制端连接。

驱动单元104用于在静电脉冲到来时驱动第一泄放晶体管102和第二泄放晶体管103先后导通，也就是保证第一泄放晶体管102的导通时刻早于第二泄放晶体管103的导通时刻。

更具体地，参考图4，图4为基于图3所示的静电保护电路的具体电路示意图。第一泄放晶体管102为P型晶体管，第二泄放晶体管103为N型晶体管。驱动单元104包括第一反相器1041，第一反相器1041设有输入端和输出端。第一反相器1041的输入端与监测单元101的输出端连接，第一反相器1041的输入端还与第一泄放晶体管102的控制端连接，第一反相器1041的输出端与第二泄放晶体管103的控制端连接。

在监测单元101监测到静电脉冲到来时输出低电平信号，低电平信号使第一泄放晶体管102导通，低电平信号经过第一反相器1041反相后输出高电平信号，高电平信号使第二泄放晶体管103导通。

又第一泄放晶体管102的尺寸小于第二泄放晶体管103的尺寸，第一泄放晶体管102比第二泄放晶体管103更容易导通，监测单元101输出低电平信号，第一泄放晶体管102在低电平信号控制下快速导通，先泄放一部分静电电荷，避免在静电脉冲到来初期将管脚电压拉升到过高值。低电平信号经过第一反相器1041反相后变为高电平信号，高电平信号使第二泄放晶体管103导通。在第一泄放晶体管102导通后，第二泄放晶体管103逐渐导通，由第一泄放晶体管102和第二泄放晶体管103共同泄放静电电荷。由于第二泄放晶体管103的加入，泄放能力得到增强，可以泄放较多电荷量的静电电荷。

在一实施例中，静电电荷通过第一泄放晶体管102泄放的电荷量为第一电荷量，静电电荷通过第二泄放晶体管103泄放的电荷量为第二电荷量，第一电荷量小于第二电荷量。也就是第二泄放晶体管103的泄放能力高于第一泄放晶体管102的泄放能力，在静电脉冲到来时，第一泄放晶体管102先导通，泄放部分静电电荷，第二泄放晶体管103后导通，由于第二泄放晶体管103的加入，泄放能力显著增强，可以泄放更大电荷量的静电电荷。

下面结合第一反相器1041的具体电路结构描述静电保护电路。继续参考图4，第一反相器1041包括第一驱动晶体管P1和第二驱动晶体管N1。第一驱动晶体管P1为P型晶体管，第二驱动晶体管N1为N型晶体管。第一驱动晶体管P1的漏极和第二驱动晶体管N1的漏极连接，作为该反相器的输出端。第一驱动晶体管P1的源极连接电源端，第二驱动晶体管N1的源极连接接地端。第一驱动晶体管P1的栅极与第二驱动晶体管N1的栅极相互连接，作为该第一反相器1041的输入端。

第一驱动晶体管P1的栅极和第一泄放晶体管102的栅极连接，第一驱动晶体管P1的栅极和监测单元101的输出端连接，第一驱动晶体管N1的漏极与第二泄放晶体管103的栅极连接。

监测单元101包括监测电阻R1和监测电容C1。监测电阻R1设有第一端和第二端，监测电容C1也设有第一端和第二端。监测电阻R1的第一端接电源端，作为检测单元的输入端。监测电阻R1的第二端与监测电容C1的第一端连接，并作为监测单元101的输出端。监测电容C1的第二端接地端。

此处需要说明的是，在生产制造该静电保护电路时，第一泄放晶体管102和第一反相器1041中的P型晶体管位于衬底上的同一N型阱中，以便布置集成电路的版图，减小版图的面积。

下面描述图4所示的静电保护电路的工作原理：

在第一阶段，当静电脉冲到来时，例如，电源电压VDD在从0V上升至1V的过程中，上升时间为1纳秒(经过傅里叶分解，可以认为基频近似为1GHz)，由于监测电容C1对于高频信号的等效阻抗为1/(2*π*f*C1)，当上升时间越小，信号的频率越高，监测电容C1的等效阻抗越小，D1节点的电压近似为GND，监测单元101输出低电平信号，第一驱动晶体管P1和第一泄放晶体管P0逐渐导通，第一泄放晶体管P0导通在一定程度上减慢电源电压VDD继续上升的速度。

第一泄放晶体管P0的尺寸与第一驱动晶体管P1相同或稍大一点，但第一泄放晶体管P0的尺寸小于第二泄放晶体管N0，第一泄放晶体管P0会比第二泄放晶体管N0更先导通。当第二泄放晶体管N0比较大时，第一泄放晶体管P0可以提前几个皮秒或几十皮秒导通，若静电脉冲的上升速度为200V/1ns(伏特/纳秒)，即便几十个皮秒的时间，也可以有效的减缓电源电压VDD的上升速度。当第一泄放晶体管P0与第一驱动晶体管P1的尺寸相当时，几乎不会影响第二泄放晶体管N0的导通速度。相较于第二泄放晶体管N0，第一泄放晶体管P0因为尺寸较小，它的导通能力有限，在整个静电防护的过程中，起到先导通、小分流的辅助作用。

然后D2节点电压被拉到电源电压VDD，第一反相器1041输出高电平信号，第二泄放晶体管N0逐渐导通，第一泄放晶体管P0和第二泄放晶体管N0的导通会一定程度上减慢VDD继续上升的速度，但因为第一泄放晶体管P0和第二泄放晶体管N0在此阶段的导通能力或泄放速度小于电荷积累的能力或积累速度，电源电压VDD会继续上升。

在第二阶段，当静电脉冲继续上升，例如，电源电压VDD从1V继续上升到2V，第一泄放晶体管P0和第二泄放晶体管N0的导通能力或泄放速度会越来越强，直至P0和N0的泄放速度与静电电荷积累的速度相等，电源电压VDD不再继续上升，例如，电源电压VDD上升至2V不再继续上升。

在第三阶段，当静电脉冲快结束时，电源电压VDD缓慢上升，或者电源电压VDD不再继续上升，或者电源电压VDD甚至开始下降，监测电容C1的等效阻抗上升，D1节点的电压逐渐增大至电源电压VDD，也就是监控单元的输出由低电平切换至高电平，第一泄放晶体管P0先逐渐关断，第二泄放晶体管N0随后逐渐关断，此时静电电荷被完全泄放，电源电压VDD逐渐下降为0。

在上述技术方案中，由驱动单元在静电脉冲到来后驱动第一泄放晶体管和第二泄放晶体管先后导通，又第一泄放晶体管的尺寸小于第二泄放晶体管的尺寸，第一泄放晶体管可以在驱动单元的驱动下在静电脉冲到来时及时导通，先泄放一部分静电电荷，避免静电脉冲将电源端的电压拉动至过高值。随后第二泄放晶体管导通，由第一泄放晶体管和第二泄放晶体管同时泄放静电电荷，显著增加泄放能力。

如图5所示，本申请另一实施例提供一种静电保护电路，该静电保护电路包括监测单元101、第一泄放晶体管102、第二泄放晶体管103以及驱动单元104。

其中，驱动单元104设有输入端、第一输出端以及第二输出端，其输入端与监测单元101的输出端连接，其第一输出端与第一泄放晶体管102的控制端连接，其第二输出端与第二泄放晶体管103的控制端连接。

监测单元101用于监测静电电荷引起的静电脉冲，驱动单元104用于在静电脉冲到来时驱动第一泄放晶体管102和第二泄放晶体管103先后导通，也就是使第一泄放晶体管102的导通时刻早于第二泄放晶体管103的导通时刻。

更具体地，参考图6，图6为基于图5所示的静电保护电路的具体电路示意图。第一泄放晶体管102为P型晶体管，第二泄放晶体管103为N型晶体管。驱动单元104包括第一反相器1041和第二反相器1042。第一反相器1041和第二反相器1042均设有输入端和输出端。第一反相器1041的输出端和第二反相器1042的输入端连接，第一反相器1041的输入端作为驱动单元104的输入端，第一反相器1041的输出端作为驱动单元104的第一输出端，第二反相器1042的输出端作为驱动单元104的第二输出端。

第一反相器1041的输入端与监测单元101的输出端连接，第一反相器1041的输出端与第一泄放晶体管102的控制端连接，第二反相器1042的输出端与第二泄放晶体管103的控制端连接。

在监测单元101监测到静电脉冲到来时输出高电平信号，高电平信号经过第一反相器1041反相后输出低电平信号，低电平信号使第一泄放晶体管102导通，第一反相器1041输出的低电平信号经过第二反相器1042反相后变为高电平信号，高电平信号使第二泄放晶体管103导通。

又第一泄放晶体管102的尺寸小于第二泄放晶体管103的尺寸，第一泄放晶体管102比第二泄放晶体管103更容易导通，监测单元101输出低电平信号经过第一反相器1041反相后变为低电平信号，第一泄放晶体管102在低电平信号控制下快速导通，先泄放一部分静电电荷，避免在静电脉冲到来初期将管脚电压拉至过高值。低电平信号经过第二反相器1042反相后变为高电平信号，高电平信号使第二泄放晶体管103导通。在第一泄放晶体管102导通后，第二泄放晶体管103逐渐导通，由第一泄放晶体管102和第二泄放晶体管103共同泄放静电电荷。由于第二泄放晶体管103的加入，泄放能力显著增强，可以泄放较大电荷量的静电电荷。

另外，由两级反相器驱动第一泄放晶体管102和第二泄放晶体管103先后导通，提升驱动单元104的驱动能力，可以使第一泄放晶体管102和第二泄放晶体管103及时导通，及时泄放静电电荷，避免由于静电电荷引起静电脉冲将电源端电压拉至过高值而使被保护电路的器件承受高压，避免了被保护电路的损伤。

继续参考图6，下面结合第一反相器1041和第二反相器1042的具体电路结构描述静电保护电路。如图6所示，第一反相器1041包括第一驱动晶体管P1和第二驱动晶体管N1。第一驱动晶体管P1为P型晶体管，第二驱动晶体管N1为N型晶体管。第一驱动晶体管P1的漏极和第二驱动晶体管N1的漏极连接，作为第二反相器1042的输出端。第一驱动晶体管P1的源极连接电源端，第二驱动晶体管N1的源极连接地。第一驱动晶体管P1的栅极与第二驱动晶体管N1的栅极相互连接，作为该第一反相器1041的输入端。

第二反相器1042包括第三驱动晶体管P2和第四驱动晶体管N2。第三驱动晶体管P2为P型晶体管，第四驱动晶体管N2为N型晶体管。第三驱动晶体管P2的漏极和第四驱动晶体管N2的漏极连接，作为第二反相器1042的输出端。第三驱动晶体管P2的源极连接电源端，第四驱动晶体管N2的源极连接接地端。第三驱动晶体管P2的栅极与第四驱动晶体管N2的栅极相互连接，作为该第二反相器1042的输入端。

第一驱动晶体管P1的漏极和第三驱动晶体管P2的栅极连接，第一驱动晶体管P1的漏极还与第一泄放晶体管102的栅极连接。第三驱动晶体管P2的漏极与第二泄放晶体管103的栅极连接。

监测单元101包括监测电阻R1和监测电容C1。监测电阻R1设有第一端和第二端，监测电容C1也设有第一端和第二端。监测电容C1的第一端接电源端，作为检测单元的输入端。监测电容C1的第二端与监测电阻R1的第一端连接，并作为监测单元101的输出端。监测电阻R1的第二端接地。

此处需要说明的是，在生产制造该静电保护电路时，第一泄放晶体管102、第一反相器1041中的P型晶体管、第二反相器1042中的P型晶体管均位于衬底上的同一N型阱中，以便布置集成电路的版图，减小版图的面积。

下面描述图6所示的静电保护电路的工作原理：

第一阶段，当静电脉冲到来时，例如电源电压VDD从0V上升至1V的过程中，上升时间为1纳秒，由于监测电容C1在高频信号下等效阻抗急剧下降，D1节点的电压近似为VDD，监测单元101输出高平信号，第二驱动晶体管N1导通，第一反相器1041输出低电平信号，D0节点被拉到GND，第三驱动晶体管P2和第一泄放晶体管P0逐渐导通，第一泄放晶体管P0导通在一定程度上减慢电源电压VDD继续上升的速度。

然后D2节点电压被拉到电源电压VDD，第二反相器1042输出高电平信号，第二泄放晶体管N0逐渐导通，第一泄放晶体管P0和第二泄放晶体管N0的导通会一定程度上减慢电源电压VDD继续上升的速度，但因为第一泄放晶体管P0和第二泄放晶体管N0在此阶段的导通能力或泄放速度小于电荷积累的能力或积累速度，电源电压VDD会继续上升。

第二阶段，当静电脉冲继续上升，例如，VDD从1V继续上升到2V，第一泄放晶体管P0和第二泄放晶体管N0的导通能力或泄放速度会越来越强，直至第一泄放晶体管P0和第二泄放晶体管N0的泄放速度与静电电荷积累的速度相等，电源电压VDD不再继续上升，例如，电源电压VDD上升至2V不再继续上升。

第三阶段，当静电脉冲快结束时，电源电压VDD缓慢上升，或者电源电压VDD不再继续上升，或者电源电压VDD甚至开始下降，监测电容C1的等效阻抗上升，D1节点的电压逐渐减小到GND，D0节点的电压逐渐增大至电源电压VDD，第一泄放晶体管P0逐渐关断，D2节点逐渐被拉到GND，第二泄放晶体管N0随后逐渐关断，此时，静电电荷被完全泄放，电源电压VDD逐渐下降为0。

在上述技术方案中，采用两级反相器驱动第一泄放晶体管和第二泄放晶体管先后导通，提升驱动单元的驱动能力，可以使第一泄放晶体管和第二泄放晶体管及时导通，及时泄放静电电荷，避免由于静电电荷引起静电脉冲使管脚电压被拉至过高值而使被保护电路的器件承受高压，避免了被保护电路的损伤。

参考图7，本申请另一实施例提供一种静电保护电路，该静电包括电路包括监测单元101、第一泄放晶体管102、第二泄放晶体管103以及驱动单元104。

其中，驱动单元104设有输入端和输出端，其输入端与第一泄放晶体管102的控制端连接，其输出端与第二泄放晶体管103的控制端连接。

驱动单元104用于在静电脉冲到来时驱动第一泄放晶体管102和第二泄放晶体管103先后导通，也就是使第一泄放晶体管102的导通时刻早于第二泄放晶体管103的导通时刻。

更具体地，第一泄放晶体管102为N型晶体管，第二泄放晶体管103为N型晶体管。驱动单元104包括第一反相器1041和第二反相器1042。第一反相器1041和第二反相器1042均设有输入端和输出端。第一反相器1041的输出端和第二反相器1042的输入端连接，第一反相器1041的输入端作为驱动单元104的输入端，第二反相器1042的输出端作为驱动单元104的输出端。

第一反相器1041的输入端与监测单元101的输出端连接，第一反相器1041的输入端与第一泄放晶体管102的控制端连接，第二反相器1042的输出端与第二泄放晶体管103的控制端连接。

在监测单元101监测到静电脉冲到来时输出高电平信号，高电平信号使第一泄放晶体管102导通，高电平信号经过第一反相器1041反相后输出低电平信号，第一反相器1041输出的低电平信号经过第二反相器1042反相后变为高电平信号，高电平信号使第二泄放晶体管103导通。

又第一泄放晶体管102的尺寸小于第二泄放晶体管103的尺寸，第一泄放晶体管102比第二泄放晶体管103更容易导通，监测单元101输出高电平信号，第一泄放晶体管102在高电平信号控制下快速导通，先泄放一部分静电电荷，避免在静电脉冲到来初期将管脚电压拉至过高值。高电平信号经过第一反相器1041反相后变为低电平信号，低电平信号经过第二反相器1042反相后变为高电平信号，高电平信号使第二泄放晶体管103导通。在第一泄放晶体管102导通后，第二泄放晶体管103逐渐导通，由第一泄放晶体管102和第二泄放晶体管103共同泄放静电电荷。由于第二晶体管的加入，泄放能力显著增强，可以泄放较大电荷量的静电电荷。

下面结合第一反相器1041和第二反相器1042的具体电路结构描述静电保护电路。继续参考如图7所示，第一反相器1041包括第一驱动晶体管P1和第二驱动晶体管N1。第一驱动晶体管P1为P型晶体管，第二驱动晶体管N1为N型晶体管。第一驱动晶体管P1的漏极和第二驱动晶体管N1的漏极连接，作为第二反相器1042的输出端。第一驱动晶体管P1的源极连接电源端，第二驱动晶体管N1的源极连接地。第一驱动晶体管P1的栅极与第二驱动晶体管N1的栅极相互连接，作为该第一反相器1041的输入端。

第二反相器1042包括第三驱动晶体管P2和第四驱动晶体管N2。第三驱动晶体管P2为P型晶体管，第四驱动晶体管N2为N型晶体管。第三驱动晶体管P2的漏极和第四驱动晶体管N2的漏极连接，作为第二反相器1042的输出端。第三驱动晶体管P2的源极连接电源端，第四驱动晶体管N2的源极连接地。第三驱动晶体管P2的栅极与第四驱动晶体管N2的栅极相互连接，作为该第二反相器1042的输入端。

第一驱动晶体管P1的漏极和第三驱动晶体管P2的栅极连接，第一驱动晶体管P1的栅极还与第一泄放晶体管102的栅极连接。第三驱动晶体管P2的漏极与第二泄放晶体管103的栅极连接。

监测单元101包括监测电阻R1和监测电容C1。监测电阻R1设有第一端和第二端，监测电容C1也设有第一端和第二端。监测电容C1的第一端接电源端，作为检测单元的输入端。监测电容C1的第二端与监测电阻R1的第一端连接，并作为监测单元101的输出端。监测电阻R1的第二端接地。

图4或者图6所示实施例中第一泄放晶体管102为P型晶体管，本实施例中第一泄放晶体管102为N型晶体管，即使本实施例中第一泄放晶体管102和图4、图6中的第一泄放晶体管102的尺寸相同，由于N型晶体管的静电泄放能力更强，相较于图4和图6所示静电保护电路，图7所示的静电保护电路的泄放能力更强。

此处需要说明的是，在生产制造该静电保护电路时，第一泄放晶体管102、第一反相器1041中的N型晶体管、第二反相器1042中的N型晶体管均位于衬底上的同一P型阱中，以便布置集成电路的版图，简化制造工艺，减小版图面积。第一泄放晶体管102和第二泄放晶体管103位于衬底上不同的P型阱中。由于第一泄放晶体管102的尺寸小于第二泄放晶体管103的尺寸，第一泄放晶体管102的泄放电流小于第二泄放晶体管103的泄放电流，通过将两个泄放晶体管设置在不同P型阱中，可以减少两个泄放晶体管的相互影响，保证两个泄放晶体管的泄放性能。

下面描述图7所示的静电保护电路的工作原理：

第一阶段，当静电脉冲到来时，例如，电源电压VDD从0V上升至1V的过程中，上升时间为1纳秒，D1节点近似为电源电压VDD，监测单元101输出高电平，第一泄放晶体管N01逐渐导通，先泄放一部分静电电荷。第二驱动晶体管N1也逐渐导通，D0节点的电压被拉到GND，第一反相器1041输出低电平信号，第三驱动晶体管P2导通，D2节点的电压被拉到电源电压VDD，第二反相器1042输出高电平电压，第二泄放晶体管N02逐渐导通，N01和N02的导通会一定程度上减慢电源电压VDD继续上升的速度，但因为N01和N02在此阶段的导通能力或泄放速度小于电荷积累的能力或积累速度，电源电压VDD会继续上升。

第二阶段，当静电脉冲继续上升，例如电源电压VDD从1V继续上升到2V，N01和N02的导通能力或泄放速度会越来越强，直至N01和N02的泄放速度与静电电荷积累的速度相等，电源电压VDD不再继续上升，例如，电源电压VDD在上升至2V后不再上升。

第三阶段，当静电脉冲快结束时，电源电压VDD缓慢上升，或者电源电压VDD不再继续上升，或者电源电压VDD甚至开始下降，监测电容C1的等效阻抗上升，D1节点的电压逐渐减小到GND，第一泄放晶体管N01逐渐关断，D1节点的电压经过第一反相器1041反相后，D0节点的电压逐渐增大至电源电压VDD，D0节点的电压经过第二反相器1042反相后，D2节点逐渐被拉到GND，第二泄放晶体管N02逐渐关断，静电电荷被完全泄放，电源电压VDD逐渐下降为0。

在上述技术方案中，两个泄放晶体管均选为N型晶体管，第一泄放晶体管与第一反相器的输入端连接，第二泄放晶体管与第二反相器的输出端连接，可以实现依次先后导通第一泄放晶体管和第二泄放晶体管，由第一泄放晶体管在静电脉冲到来初期泄放一部分静电电荷，再第二泄放晶体管导通后，由第一泄放晶体管和第二泄放晶体管共同泄放静电电荷，以及时泄放静电电荷，使被保护电路无需承受静电脉冲引入的高压，且两个泄放晶体管均使用N型晶体管，可以大大提高静电泄放能力。

下面结合图4、图6和图7所示，来进一步的说明本申请所涉及的原理和设计时的一些考虑，以下使用的数据都是基于经验的一些假设，不应该构成对本申请技术方案的限定。

首先，设计监测单元101中监测电阻R1的阻值和监测电容C1的电容量。通常静电脉冲上升时间小于1us(微秒)，而电源VDD正常上电的时间通常大于10us，将监测单元101的时间常数τ设为1us，其中，τ＝R1×C1。

假设静电脉冲频率为f＝1GHz(实际上静电脉冲包含很多频率成分，进行傅里叶展开，我们可以认为静电脉冲的基波频率为1GHz)，此时C1的等效阻抗为[1/(2*π*f*C1)]。

在选取R1的阻值时，保证监测电阻R1的等效阻抗比监测电容C1的等效阻抗大一个数量级。如此设置，既能保证脉冲信号来时，监测单元101可以输出合适的控制信号控制驱动电路工作，进而由驱动电路驱动第一泄放晶体管和第二泄放晶体管先后导通，也可以避免监测电阻R1的阻值太大，使得D1节点的充电电流太小。例如，监测电阻R1的阻值设为70KΩ，监测电容C1的电容量约为14pF(皮法拉)。

然后，设计第二泄放晶体管103的过流能力。如果第二泄放晶体管103为低压器件，例如：额定电压为1.1V，第二泄放晶体管103的栅极承受的极限电压约为2.2V。如果第二泄放晶体管103为高压器件，例如：额定电压为2.5V或者3.3V，第二泄放晶体管103的栅极承受的极限电压约为5V左右。

若电源VDD到地GND的负载电容为100pF，静电脉冲的持续时间为10ns(纳秒)，根据公式I*t＝C*V计算，第二泄放晶体管103的过电流能力I约为50mA。

考虑到静电电荷以脉冲的形式进行放电，静电泄放电流的峰值很有可能达到安培级别，那么需要设计更大的过电流能力，例如，使第二泄放晶体管的过流能力达到几百毫安级别或一两个安培级别。

又过电流能力I正比于宽长比W/L，可以推断第二泄放晶体管103的宽长比W/L可能超过100um/1um(微米)。考虑到漏电，长度L实际上不能太小，那么，第二泄放晶体管的尺寸相对而言会比较大。在进行版图设计时，第二泄放晶体管几乎只能采用多个插指的画法。

又静电脉冲到来的初始时期，第二泄放晶体管103没有开启，第二泄放晶体管103内泄放电流比较小，在几个ps(皮秒)的时间，电源电压VDD可能就上升到了0.7V，约为第二泄放晶体管103的开启电压，如此快的时间，第二泄放晶体管的几个很长的插指，例如，有10个10um/1um的插指，可能没有办法均匀导通，那么，第二泄放晶体管103在0到几个ps的时间内的作用可能跟一个10um/1um的小晶体管的作用是相同的。

基于上述分析，在静电保护电路中设置先于第二泄放晶体管103导通的第一泄放晶体管102，只需要提前几个ps导通，就可以在静电脉冲到来初期，第二泄放晶体管103没有导通时，先泄放一部分静电电荷，防止静电电荷在到来初期将管脚电压拉至过高值而使被保护电路承受高压，起到有效的静电防护效果。

参考图8，本申请提供一种芯片的静电保护网络，芯片包括第一电源端VDD、第一接地端VSS、第二电源端VDDQ、第二接地端VSSQ，第一电源端VDD和第一接地端VSS之间具有第一被保护电路，第二电源端VDDQ和第二接地端VSSQ之间具有第二被保护电路，第一电源端VDD与第一接地端VSS之间具有如上的静电保护电路，记为第一静电保护电路ESD1；第二电源端VDDQ与第二接地端VSSQ之间具有如上的静电保护电路，记为第二静电保护电路ESD2；第一电源端VDD与第二电源端VDDQ之间具有第三静电保护电路ESD3；第一接地端VSS与第二接地端VSSQ之间具有第四静电保护电路ESD4。

参考图9，图9为第三静电保护电路ESD3的一种实施例，第三静电保护电路ESD3包括第一二极管D1；当第一电源端VDD正常工作时的电压小于第二电源端VDDQ正常工作时的电压时(例如第一电源端VDD为1.0V，第二电源端VDDQ为1.1V)，第一二极管D1的正极端连接第一电源端VDD，第一二极管的负极端连接第二电源端VDDQ；当第一电源端VDD正常工作时的电压大于第二电源端VDDQ正常工作时的电压时，第一二极管的正极端连接第二电源端VDDQ，第一二极管的负极端连接第一电源端VDD。图9示意了一种晶体管构成的二极管，晶体管的栅极和漏极连接，作为二极管的正极端，晶体管的源极作为二极管的负极端。

参考图10，图10为第四静电保护电路ESD4的一种实施例，第四静电保护电路ESD4包括第二二极管D2和第三二极管D3；第二二极管D2的正极端连接第一接地端VSS，第二二极管D2的负极端连接第二接地端VSSQ；第三二极管D3的正极端连接第二接地端VSSQ，第三二极管D3的负极端连接第一接地端VSS。

很多芯片都具有多个电源端和多个接地端，每一个电源端和每一个接地端均需要设置静电保护电路，而整个芯片的静电保护电路就构成了一个静电保护网络。以DDR4芯片为例，DDR4包括VDD、VDDQ、VPP等多个电源，考虑到封装规格和芯片性能，在芯片中又设置多个VDD的焊盘，多个VDDQ的焊盘等，实际上，几乎每一个焊盘都需要静电保护电路，而整个芯片能够承受的静电损伤程度，往往取决于最脆弱的那个静电保护电路。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求书指出。

应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求书来限制。

Claims (19)

1.一种静电保护电路，其特征在于，包括：

监测单元，用于监测由静电电荷引起的静电脉冲；

第一泄放晶体管，用于在监测到所述静电脉冲后导通，以泄放所述静电电荷；

第二泄放晶体管，用于在监测到所述静电脉冲后导通，以泄放所述静电电荷；

其中，所述第一泄放晶体管的导通时刻早于所述第二泄放晶体管的导通时刻，且所述第一泄放晶体管的尺寸小于所述第二泄放晶体管的尺寸。

2.根据权利要求1所述的静电保护电路，其特征在于，还包括：

驱动单元，其输入端与所述第一泄放晶体管的控制端连接，其输出端与所述第二泄放晶体管的控制端连接。

3.根据权利要求2所述的静电保护电路，其特征在于，所述驱动单元包括：

第一反相器，其输入端与所述监测单元的输出端连接，其输入端还与所述第一泄放晶体管的控制端连接，其输出端与所述第二泄放晶体管的控制端连接。

4.根据权利要求3所述的静电保护电路，其特征在于，所述监测单元包括：

监测电阻，其第一端接电源；

监测电容，其第一端与所述监测电阻的第二端连接，其第二端接地。

5.根据权利要求3所述的静电保护电路，其特征在于：

所述第一泄放晶体管为P型晶体管；

所述第二泄放晶体管为N型晶体管。

6.根据权利要求5所述的静电保护电路，其特征在于：

所第一泄放晶体管和所述第一反相器中的P型晶体管位于衬底上的同一N型阱中。

7.根据权利要求1所述的静电保护电路，其特征在于，还包括：

驱动单元，其第一输出端与所述第一泄放晶体管的控制端连接，其第二输出端与所述第二泄放晶体管的控制端连接。

8.根据权利要求7所述的静电保护电路，其特征在于，所述驱动单元包括：

第一反相器，其输入端与所述监测单元的输出端连接，其输出端作为所述驱动单元的第一输出端；

第二反相器，其输入端与所述第一反相器的输出端连接，其输出端作为所述驱动单元的第二输出端。

9.根据权利要求8所述的静电保护电路，其特征在于，所述监测单元包括：

监测电容，其第一端接电源；

监测电阻，其第一端与所述监测电容的第二端连接，其第二端接地。

10.根据权利要求8所述的静电保护电路，其特征在于：

所述第一泄放晶体管为P型晶体管；

所述第二泄放晶体管为N型晶体管。

11.根据权利要求10所述的静电保护电路，其特征在于：

所第一泄放晶体管、所述第一反相器中的P型晶体管、所述第二反相器中的P型晶体管均位于衬底上的同一N型阱中。

12.根据权利要求2所述的静电保护电路，其特征在于，所述驱动单元包括：

第一反相器，其输入端与所述监测单元的输出端连接，其输入端还与所述第一泄放晶体管的控制端连接；

第二反相器，其输入端与所述第一反相器的输出端连接，其输出端与所述第二泄放晶体管的控制端连接。

13.根据权利要求12所述的静电保护电路，其特征在于，所述监测单元包括：

监测电容，其第一端接电源；

监测电阻，其第一端与所述监测电容的第二端连接，其第二端接地。

14.根据权利要求12所述的静电保护电路，其特征在于：

所述第一泄放晶体管为N型晶体管；

所述第二泄放晶体管为N型晶体管。

15.根据权利要求14所述的静电保护电路，其特征在于：

所第一泄放晶体管、所述第一反相器中的N型晶体管、所述第二反相器中的N型晶体管均位于衬底上的同一P型阱中；

所述第一泄放晶体管和所述第二泄放晶体管位于衬底上不同的P型阱中。

16.根据权利要求1所述的静电保护电路，其特征在于：

所述静电电荷通过所述第一泄放晶体管泄放的电荷量为第一电荷量，所述静电电荷通过所述第二泄放晶体管泄放的电荷量为第二电荷量，所述第一电荷量小于所述第二电荷量。

17.一种芯片的静电保护网络，所述芯片包括第一电源端、第一接地端、第二电源端、第二接地端，所述第一电源端和所述第一接地端之间具有第一被保护电路，所述第二电源端和所述第二接地端之间具有第二被保护电路，其特征在于：

所述第一电源端与所述第一接地端之间具有如权利要求1至16任一所述的静电保护电路，记为第一静电保护电路；

所述第二电源端与所述第二接地端之间具有如权利要求1至16任一所述的静电保护电路，记为第二静电保护电路；

所述第一电源端与所述第二电源端之间具有第三静电保护电路；

所述第一接地端与所述第二接地端之间具有第四静电保护电路。

18.根据权利要求17所述的静电保护网络，其特征在于：

所述第三静电保护电路包括第一二极管；

当所述第一电源端正常工作时的电压小于所述第二电源端正常工作时的电压时，所述第一二极管的正极端连接所述第一电源端，所述第一二极管的负极端连接所述第二电源端；

当所述第一电源端正常工作时的电压大于所述第二电源端正常工作时的电压时，所述第一二极管的正极端连接所述第二电源端，所述第一二极管的负极端连接所述第一电源端。

19.根据权利要求17所述的静电保护网络，其特征在于：

所述第四静电保护电路包括第二二极管和第三二极管；

所述第二二极管的正极端连接所述第一接地端，所述第二二极管的负极端连接所述第二接地端；

所述第三二极管的正极端连接所述第二接地端，所述第三二极管的负极端连接所述第一接地端。

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