CN105680433A

CN105680433A - 一种esd电源钳位保护电路

Info

Publication number: CN105680433A
Application number: CN201610173875.0A
Authority: CN
Inventors: 王源; 叶振旭; 曹健; 张兴
Original assignee: Peking University
Current assignee: Peking University
Priority date: 2016-03-24
Filing date: 2016-03-24
Publication date: 2016-06-15
Anticipated expiration: 2036-03-24
Also published as: CN105680433B

Abstract

本发明提供了一种ESD电源钳位保护电路，包括：电源端、接地端、静电放电ESD探测电路、触发维持电路及泄放电路；所述电源端，用于提供电源电压；所述接地端，用于提供地电平；所述ESD探测电路，用于探测ESD冲击信号，并输出ESD触发信号；所述触发维持电路，用于根据所述ESD触发信号触发所述泄放电路中的泄放晶体管导通，并通过反馈机制延长泄放晶体管的开启时间；所述泄放电路，用于在接收到所述触发维持电路输出的ESD触发信号时提供电源与地之间的低阻通道，以泄放静电电流。本发明提供的ESD电源钳位保护电路电路能够有效抑制静电保护电路的漏电电流，有效保护内部电路不受静电放电的损伤。

Description

一种ESD电源钳位保护电路

技术领域

本发明实施例涉及静电放电测试模拟技术领域，尤其涉及一种ESD电源钳位保护电路。

背景技术

静电放电(ElectrostaticDischarge，简称ESD)是指具有不同静电电位的物体之间相互靠近或直接接触引起电荷转移的过程。随着半导体技术的飞速发展，集成电路中器件的特征尺寸不断缩小，已达到纳米量级。然而伴随晶体管特征尺寸的缩小，器件的栅氧化层越来越薄(标准65nm体硅工艺下，栅氧厚度约为2nm)，结深越来越浅，导致ESD事件发生时，瞬间的过压现象(ElectricalOverstress，简称EOS)将轻易的击穿半导体器件，造成器件不过逆的永久失效。因此，抗ESD保护电路的设计越来越受到业界人士的重视。集成电路芯片通过电源管脚(powerpads)或输入输出管脚(I/Opads)与外界相联，通常外部的静电电荷可以通过半导体集成电路上的任何一个引脚(pin)进行放电，数安培的大电流将直接或间接贯穿芯片(IC)内部电路，造成芯片烧毁。为了防止ESD电流流经IC内部，如图1所示，可以在电源与地之间添加有效的电源钳位电路，一方面提供低阻的泄放通道，及时泄放掉ESD静电荷；另一方面，将VDD线上的电压钳在相对较低的电势，避免IC处于过压状态。

图1中的ESD保护电路100包括一个ESD探测电路110、三个反相器120以及一个泄放电路130。其中，ESD探测电路110包括电阻器111和电容器112，用于探测ESD电压(探测到ESD冲击时，节点Na产生一个低电平的触发信号)，并驱动反相器120；反相器120包括P型金属-氧化物-半导体晶体管(PMOS)(121/123/125)和N型金属-氧化物-半导体晶体管(NMOS)(122/124/126)，其输出用于驱动大尺寸N-沟道MOS晶体管131的栅极；NMOS131作为泄放器件，构成泄放电路130的全部，用于在感应到ESD冲击时，提供一个电源到地之间的低阻泄放通道，以及时泄放静电电荷。

当电路处于电源正常上电过程时，由于VDD电压的上升为ms数量级，而ESD探测电路110的时间常数为纳秒微妙ns-us数量级，故VDD电压的上升时间远大于ESD探测电路110的时间常数。此时，电容112能够及时的被VDD充电。电容112两端的电压保持与VDD相同，故节点Na呈现高电平。经过三级反相器120的耦合，节点Nc处于低电平状态，从而严格关断了泄放晶体管管131。当ESD冲击VDD时(ESD冲击芯片任一引脚，大电压将被耦合到VDD电源线上)，由于ESD电压的上升时间大于ESD探测电路110的时间常数，因此VDD电压的上升速度远大于Na节点，电容112无法被及时充电，此时Na节点处于低电平。经过三级反相器120的作用，Nd节点被晶体管125上拉至高电平，从而开启泄放晶体管131。导通状态下，晶体管131提供一个低阻的泄放通道，ESD电流能够有效地进行释放。另一方面，此时VDD/VSS之间的电压被钳在一个相对较低的电位，避免了内部晶体管处于过压状态而损坏芯片。

然而，图1所示的传统R-C式电源钳位电路也存在诸多弊端，如：ESD冲击下，泄放晶体管131的开启时间太短、电路正常工作下，泄露电流过大、在电源快速上电情况下，电路抗误触发的鲁棒性较低等。因此，如何克服传统电源钳位的缺点，提出一个更加有效的ESD电源钳位电路就显得尤为重要。

发明内容

针对现有技术的缺陷，本发明实施例提供了一种ESD电源钳位保护电路，能够有效抑制静电保护电路的漏电电流，有效保护内部电路不受静电放电的损伤。

第一方面，本发明提供了一种ESD电源钳位保护电路，包括：电源端、接地端、静电放电ESD探测电路、触发维持电路及泄放电路；

所述电源端，与所述ESD探测电路、所述触发维持电路及所述泄放电路分别连接，用于提供电源电压；

所述接地端，与所述ESD探测电路、所述触发维持电路及所述泄放电路分别连接，用于提供地电平；

所述ESD探测电路，连接于所述电源端与所述接地端之间，由电阻电容耦合网络组成，用于探测ESD冲击信号，并输出ESD触发信号；其中，所述ESD触发信号通过所述ESD探测电路的ESD触发信号输出端以高电平的形成输出；

所述触发维持电路，连接于所述电源端与所述接地端之间，且与所述ESD探测电路的ESD触发信号输出端连接，用于根据所述ESD触发信号触发所述泄放电路中的泄放晶体管导通，并通过反馈机制延长泄放晶体管的开启时间；其中，所述反馈机制通过反馈晶体管等效增大所述触发维持电路的时间常数实现；

所述泄放电路，连接于所述电源端与所述接地端之间，且与所述触发维持电路连接，用于在接收到所述触发维持电路输出的ESD触发信号时提供电源与地之间的低阻通道，以泄放静电电流。

优选地，所述ESD探测电路包括：第一电容及第一电阻；

所述第一电容的第一端与所述电源端及所述ESD冲击信号第一输入端分别连接；所述第一电容的第二端与所述第一电阻的第一端及所述ESD触发信号输出端分别连接；所述第一电阻的第二端与所述接地端及所述ESD冲击信号第二输入端分别连接。

优选地，所述触发维持电路包括：第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第二电阻及第二电容；

所述第一PMOS晶体管的栅极与所述ESD触发信号输出端连接，所述第一PMOS晶体管的源极与所述电源端连接，所述第一PMOS晶体管的漏极与所述第二电阻的第一端连接；所述第二电阻的第二端与所述第二电容的第一端、所述第一NMOS晶体管的漏极及所述第三NMOS晶体管的栅极分别连接；所述第二电容的第二端与所述接地端连接；所述第一NMOS晶体管的栅极与所述触发维持电路的输出端连接，所述第一NMOS晶体管的源极与所述接地端连接；所述第三NMOS晶体管的漏极与所述触发维持电路的输出端及所述第三PMOS晶体管的漏极分别连接，所述第三NMOS晶体管的源极与所述接地端连接；

所述第二PMOS晶体管的栅极与所述ESD触发信号输出端及所述第二NMOS晶体管的栅极分别连接，所述第二PMOS晶体管的源极与所述电源端连接，所述第二PMOS晶体管的漏极与所述第二NMOS晶体管的漏极及所述第三PMOS晶体管的栅极分别连接；所述第二NMOS晶体管的栅极与所述ESD触发信号输出端及所述第二PMOS晶体管的栅极分别连接，所述第二NMOS晶体管的源极与所述接地端连接；所述第三PMOS晶体管的源极与所述电源端连接，所述第三PMOS晶体管的漏极与所述触发维持电路的输出端及所述第三NMOS晶体管的漏极分别连接。

优选地，所述泄放电路包括：第四NMOS晶体管及第五NMOS晶体管；

所述第四NMOS晶体管的栅极与所述触发维持电路的输出端及所述第五NMOS晶体管的栅极分别连接，所述第四NMOS晶体管的漏极与所述电源端连接，所述第四NMOS晶体管的源极与所述第五NMOS晶体管的漏极连接；所述第五NMOS晶体管的栅极与所述触发维持电路的输出端及所述第四NMOS晶体管的栅极分别连接，所述第五NMOS晶体管的漏极与所述第四NMOS晶体管的源极连接，所述第五NMOS晶体管的源极与所述接地端连接。

优选地，所述第五NMOS晶体管的尺寸为：W/L＝2000um/0.18um；其中，W表示沟道宽度，L表示沟道长度。

优选地，所述第五NMOS晶体管的开启时间为T(C211*R212)+T(R222*Cx)；其中，T(C211*R212)表示所述ESD探测电路的时间常数，T(R222*Cx)表示所述触发维持电路的时间常数，C211表示第一电容，R212表示第一电阻，R222表示第二电阻，Cx表示第二电容的等效电容值。

由上述技术方案可知，本发明实施例通过ESD探测电路探测到ESD冲击信号时生成ESD触发信号，以使触发维持电路根据所述ESD触发信号触发泄放电路中的泄放晶体管导通，同时能够通过反馈机制有效延长泄放晶体管的开启时间，保证静电荷得以充分泄放。本发明将ESD探测电路与触发维持电路分开独立设计，则ESD探测电路的时间常数RC就可以设计得很小，不仅节省了版图面积，还提高了整个电路抗误触发的鲁棒性。本发明中所提出的新型ESD电源钳位保护电路在电源快速上电情况下，能够正常工作(即泄放晶体管处于关闭状态)，避免了传统电源钳位电路因误触发造成电源功率浪费的现象。

与现有技术相比，本发明实施例提供的ESD电源钳位保护电路，一方面，提供了一个电源与地之间的低阻泄放通道，及时泄放掉ESD静电荷，另一方面，将VDD电源线上的电压钳位在相对较低的电势，避免IC处于过压状态。

当然，实施本发明的任一产品或方法并不一定需要同时达到以上所述的所有优点。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些图获得其他的附图。

图1是传统的R-C结构式电源钳位电路的结构示意图；

图2是本发明一实施例提供的一种ESD电源钳位保护电路的结构示意图；

图3(a)是本发明另一实施例中图1所示的传统R-C结构式电源钳位电路在ESD冲击下的各节点电压图；

图3(b)是本发明另一实施例中图2所示的ESD电源钳位保护电路在ESD冲击下的各节点电压图；

图4(a)是本发明另一实施例中图1所示的传统R-C结构式电源钳位电路在电源正常上电情况下各节点电压图；

图4(b)是本发明另一实施例中图1所示的传统R-C结构式电源钳位电路在电源正常加电情况下电路的总漏电电流仿真结果；

图5(a)是本发明另一实施例中图2所示的ESD电源钳位保护电路在电源正常上电情况下的各节点电压图；

图5(b)是本发明另一实施例中图2所示的ESD电源钳位保护电路在电源正常加电情况下电路的总漏电电流仿真结果；

图6(a)是本发明另一实施例中图1所示的传统R-C结构式电源钳位电路在电源超快速加电(上升时间为100ns)情况下的仿真结果；

图6(b)是本发明另一实施例中图2所示的ESD电源钳位保护电路在电源超快速加电(上升时间为100ns)情况下的仿真结果。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图2是本发明一实施例提供的一种ESD电源钳位保护电路的结构示意图，如图2所示，该ESD电源钳位保护电路200包括：电源端VDD、接地端VSS、静电放电ESD探测电路210、触发维持电路220及泄放电路230。其中：

所述电源端VDD，与所述ESD探测电路210、所述触发维持电路220及所述泄放电路230分别连接，用于提供电源电压。

所述接地端VSS，与所述ESD探测电路210、所述触发维持电路220及所述泄放电路230分别连接，用于提供地电平。

所述ESD探测电路210，连接于所述电源端VDD与所述接地端VSS之间，由电阻电容耦合网络组成，用于探测ESD冲击信号，并输出ESD触发信号；其中，所述ESD触发信号通过所述ESD探测电路的ESD触发信号输出端A以高电平的形成输出；

所述触发维持电路220，连接于所述电源端VDD与所述接地端VSS之间，且与所述ESD探测电路210的ESD触发信号输出端A连接，用于根据所述ESD触发信号触发所述泄放电路230中的泄放晶体管导通，并通过反馈机制延长泄放晶体管的开启时间；其中，所述反馈机制通过反馈晶体管等效增大所述触发维持电路220的时间常数实现；

所述泄放电路230，连接于所述电源端VDD与所述接地端VSS之间，且与所述触发维持电路220连接，用于在接收到所述触发维持电路220输出的ESD触发信号时提供电源与地之间的低阻通道，以泄放静电电流。

由此可见，本实施例中通过ESD探测电路探测到ESD冲击信号时，生成ESD触发信号，以使触发维持电路根据所述ESD触发信号触发泄放电路中的泄放晶体管导通，同时能够通过反馈机制延长泄放晶体管的开启时间，保证静电荷得以充分泄放。本实施例将ESD探测电路与触发维持电路分开独立设计，则ESD探测电路的时间常数RC就可以设计得很小，不仅节省了版图面积，还提高了整个电路抗误触发的鲁棒性。本实施例中所提出的新型ESD电源钳位保护电路在电源快速上电情况下，能够正常工作(即泄放晶体管处于关闭状态)，避免了传统电源钳位电路因误触发造成电源功率浪费的现象。

本实施例中，如图2所示，所述ESD探测电路210具体包括：第一电容211及第一电阻212。

具体地，所述第一电容211的第一端与所述电源端VDD及所述ESD冲击信号第一输入端分别连接；所述第一电容211的第二端与所述第一电阻212的第一端及所述ESD触发信号输出端分别连接；所述第一电阻212的第二端与所述接地端VSS及所述ESD冲击信号第二输入端分别连接。

如图2所示，所述触发维持电路220具体包括：第一PMOS晶体管221、第二PMOS晶体管225、第三PMOS晶体管227、第一NMOS晶体管224、第二NMOS晶体管226、第三NMOS晶体管228、第二电阻222及第二电容223。

其中，所述第一PMOS晶体管221的栅极与所述ESD触发信号输出端A连接，所述第一PMOS晶体管221的源极与所述电源端VDD连接，所述第一PMOS晶体管221的漏极与所述第二电阻222的第一端连接；所述第二电阻222的第二端与所述第二电容223的第一端、所述第一NMOS晶体管224的漏极及所述第三NMOS晶体管228的栅极分别连接；所述第二电容223的第二端与所述接地端VSS连接；所述第一NMOS晶体管224的栅极与所述触发维持电路的输出端D连接，所述第一NMOS晶体管224的源极与所述接地端VSS连接；所述第三NMOS晶体管228的漏极与所述触发维持电路的输出端D及所述第三PMOS晶体管227的漏极分别连接，所述第三NMOS晶体管228的源极与所述接地端VSS连接。

所述第二PMOS晶体管225的栅极与所述ESD触发信号输出端A及所述第二NMOS晶体管226的栅极分别连接，所述第二PMOS晶体管225的源极与所述电源端VDD连接，所述第二PMOS晶体管225的漏极与所述第二NMOS晶体管226的漏极及所述第三PMOS晶体管227的栅极分别连接；所述第二NMOS晶体管226的栅极与所述ESD触发信号输出端A及所述第二PMOS晶体管225的栅极分别连接，所述第二NMOS晶体管226的源极与所述接地端VSS连接；所述第三PMOS晶体管227的源极与所述电源端VDD连接，所述第三PMOS晶体管227的漏极与所述触发维持电路的输出端D及所述第三NMOS晶体管228的漏极分别连接。

由此可见，本实施例中将触发维持电路(由晶体管221/224/225/226/227/228、电阻222、电容223组成)与ESD探测电路分开独立设计。如此，ESD探测电路的时间常数RC就可以设计得很小，一方面节省了版图面积；另一方面，提高了整个电路抗误触发的鲁棒性。

另外，本实施例中引入了反馈晶体管，即第一NMOS晶体管224，其漏极接在第二电容223的正极上，其源极接地，其栅极与泄放电路中的泄放晶体管232相连，其作用在于等效增大第二电容223的容值，使得泄放晶体管232在ESD事件发生时，维持较长的开启时间，保证静电荷得以充分泄放。

如图2所示，所述泄放电路230具体包括：第四NMOS晶体管231及第五NMOS晶体管232，即包括反馈晶体管231及泄放晶体管232。

其中，所述第四NMOS晶体管231的栅极与所述触发维持电路的输出端D及所述第五NMOS晶体管232的栅极分别连接，所述第四NMOS晶体管231的漏极与所述电源端VDD连接，所述第四NMOS晶体管231的源极与所述第五NMOS晶体管232的漏极连接；所述第五NMOS晶体管232的栅极与所述触发维持电路的输出端D及所述第四NMOS晶体管231的栅极分别连接，所述第五NMOS晶体管232的漏极与所述第四NMOS晶体管231的源极连接，所述第五NMOS晶体管232的源极与所述接地端VSS连接。

在本发明一个优选的实施例中，采用大尺寸的第五NMOS晶体管来充当泄放电路，其尺寸大小为(W/L＝2000μm/0.18μm)，主要用来在ESD冲击到来时，提供一个低阻的泄放通道。其中，W表示沟道宽度，L表示沟道长度。

由此可见，本实施例中的泄放电路引入反馈晶体管，即第四NMOS晶体管231，其漏极接在VDD电源线上，源极接在泄放晶体管232的漏极上，栅极与泄放晶体管232的栅极相连。其作用在于，降低泄放晶体管232的亚阈值漏电(由于泄放晶体管232的尺寸较大，亚阈值漏电必须考虑)，从而大大降低整个ESD电源钳位保护电路的工作电流。

下面详细描述上述实施例中的ESD电源钳位保护电路200的工作原理，包括正常工作状态和ESD冲击芯片状态两种情况。

初始状态下，ESD触发电压输出端A点、VDD、VSS均处于悬空状态，故第一电容211两端的初始电压为0V。

当ESD冲击信号到来时，由于探测电路210的时间常数大于ESD电压的上升时间，故第一电容211未能被及时充满，并且第一电容211两端的电压不能突变，故A点输出的ESD触发电压跟随VDD上升，呈现高电平。A节点为高电平，一方面关断了第一PMOS晶体管221，从而使得由第二电阻222、第二电容223、晶体管224/228所组成的维持触发电路处于关闭状态；另一方面，C节点被导通的第二NMOS晶体管226下拉至低电平，从而触发第三PMOS晶体管227导通，将触发维持电路输出端D节点上拉至高电平。此时，泄放晶体管232与反馈晶体管231均导通，使得静电电荷得以泄放。此外，由于反馈晶体管231的尺寸相比泄放晶体管232而言较小，为了防止反馈晶体管231的栅氧化层被数安培的ESD静电流击穿，需要采用较厚的栅氧化层晶体管。随着电容211的电量慢慢增加，节点A的电压(V_A＝VDD-V_C211)逐渐下降。需要说明的是，通过器件工艺的改进，增加反馈晶体管231的栅氧化层厚度，从而减小单开晶体管231的尺寸，电路的泄漏电流能够进一步减小。

当节点A的电压下降到小于第一PMOS晶体管221和第二PMOS晶体管225的开启电压时，第一PMOS晶体管221和第二PMOS晶体管225均被触发导通。则C节点被第二PMOS晶体管225上拉至高电平，关断了第三PMOS晶体管227。由此可见，ESD探测电路210的时间常数不再决定着泄放晶体管232的开启时间。因此，探测电路的时间常数就可以设计得很小，既减少了版图的面积尺寸，也增强了电路防误触发的鲁棒性。同时，第一PMOS晶体管221的开启，使得VDD电源线通过第二电阻222向第二电容223进行充电。由于此时泄放晶体管232的栅端，即D节点仍处于高电平，使得反馈晶体管224导通，第二电容223通过反馈晶体管224对地放电。此时，第二电容223一方面通过VDD经第二电阻222充电，另一方面，通过反馈晶体管224(当然，反馈晶体管224的尺寸不宜过大，否则B节点将始终维持在低电平)对地进行放电。如此，电容223的充电速度变慢，等效的电容值变大(不妨，设Cx为此时的电容223的等效电容值)。经过时间常数R222*Cx的延迟后，B节点呈现高电平，从而开启晶体管228。被触发导通的晶体管228，将D节点下拉至0V电平，从而关断了泄放晶体管232。如此一来，泄放晶体管232(即第五NMOS晶体管)的开启时间约等于T(C211*R212)+T(R222*Cx)≈T(R222*Cx)，几乎取决于维持触发电路的延时大小，开启时间远大于图1所示传统C-R式电源钳位电路泄放管的开启时间。其中，T(C211*R212)表示所述ESD探测电路的时间常数，T(R222*Cx)表示所述触发维持电路的时间常数，C211表示第一电容，R212表示第一电阻，R222表示第二电阻，Cx表示第二电容的等效电容值。

当电源处于正常上电工作情况下，由于ESD探测电路210的时间常数远小于VDD电源线上电压的上电速度，故电容211的电压紧随VDD电压上升，A节点电压(V_A＝VDD-V_C211)处于低电平状态。A节点为低电平时，经过一级反相器(由第二PMOS晶体管225及第二NMOS晶体管226构成)的作用，C节点被晶体管225上拉至高电平，第三PMOS晶体管227处于严格关闭状态，保证了D节点不能被第三PMOS晶体管227上拉至高电平。同时，A节点为低电平，使得第一PMOS晶体管221导通，电源线VDD通过第二电阻222对第二电容223充电。经过一定的延时后，B节点呈现高电平，使得晶体管228导通，将D节点下拉至0V电平，进一步拉低了泄放晶体管232的栅端电压，保证了泄放晶体管232处于严格关闭状态。

进一步地，利用电路仿真工具HSPICE软件分别对图1中的传统电路和图2中实施例所示的ESD电源钳位保护电路进行仿真，并对其仿真结果进行比较。其中，仿真电路中所涉及的CMOS晶体管均是采用SMIC的180nm的体硅工艺。测试内容主要包括以下三个方面：

(一)ESD冲击情况下的测试

用上升时间为10ns、脉宽为100ns、幅度为0-5V的方波脉冲来模拟ESD冲击下耦合到VDD电源线上的电压。

图3(a)中为图1所示的传统R-C结构式电源钳位电路ESD冲击下的各节点电压图。各节点的电压波形与理论分析的现象一致，即起初Na节点处于低电平，经过三级反相器的作用，Nd节点被上拉至高电平，从而开启泄放晶体管131；随着电容112的电量逐渐增加(ESD探测电路110的时间常数过后)，Na节点呈现高电平，使得Nd节点被下拉至低电平，关断了泄放晶体管131。整个过程中，泄放晶体管131的开启为100ns，与ESD探测电路110时间常数的数值大小相等。

图3(b)中示出了图2所示的ESD电源钳位保护电路在ESD冲击下的各节点电压图。由于反馈晶体管224的设计，使得电容223的充电速度变缓(等效增大电容223的容值)，即B节点电压的上升时间变长。因此，晶体管228触发导通下拉D节点的时间延长，使得泄放晶体管232的栅端电压维持在较长时间的高电平。整个ESD过程中，所提出的新型ESD电源钳位电路在ESD冲击下，泄放晶体管的开启时间为587ns，是图1传统R-C结构式电源钳位电路中泄放晶体管开启时间的5.87倍。较长的开启时间，使得ESD冲击IC时，静电电荷能够得以充分地泄放。

(二)电源正常上电情况下的测试

用上升时间为0.1ms、脉宽为10ms、幅度为0-1.8V的方波脉冲来模拟电源正常上电的情况。

图4(a)为图1所示的传统R-C结构式电源钳位电路在电源正常上电情况下各节点电压图。与理论分析所得的结果一样，即Na、Nc节点跟随VDD电压上升，呈现高电平，而Nb、Nd节点在整个过程中保持较低的电压。此时，泄放晶体管131一直处于关闭状态，从而不影响IC电路的正常工作。然而，由于SMIC的180nm体硅工艺下的CMOS晶体管存在较小的漏电，泄放晶体管131的栅端电压未能被晶体管126下拉至理想的0V电压，故泄放晶体管131存在较大的亚阈值泄漏电流(泄放晶体管131的尺寸越大，亚阈值漏电越大)。如图4(b)所示，整个电源钳位电路的总漏电达到1.672uA，这将会造成电源功率较大的损耗。

图5(a)中示出了图2所提出的新型ESD电源钳位电路在电源正常上电情况下的各节点电压图。B节点、C节点跟随着VDD的电压上升，呈现高电平。C节点为高电平，关断了晶体管227，使得晶体管227无法将泄放晶体管232的栅端上拉到高电平。而A、D节点在电源正常上电的整个过程中，处于较低的电压。同时，泄放晶体管232一直保持在关断状态。由于反馈晶体管231的设计，在电路正常工作的整个过程中，晶体管231的栅端保持在较低的电压状态，未能达到晶体管231的触发开启电压，故晶体管231切断了泄放晶体管232与VDD电源线的直接连接。如图5(b)所示，所提出的新型ESD电源钳位电路在正常上电情况下，整个电路的总泄漏电流仅为77.5nA(如果通过器件工艺的改进，增加反馈晶体管231的栅氧化层厚度，从而减小反馈晶体管231的尺寸，电路的泄漏电流还能进一步减小)，是图1所示传统电源钳位电路的总泄漏电流(1.672uA)的4.635％。

(三)电源快速上电情况下的测试

用上升时间为100ns、脉宽为1us、幅度为0-1.8V的方波脉冲来模拟电源快速上电的情况。

图6(a)显示了图1传统R-C结构式电源钳位电路在电源快速上电情况下的各节点电压图。由图可知，Na节点电压无法紧随VDD电压上升，上升速度滞后于VDD电压，导致初期Na节点呈现低电平，经过三级反相器的作用，Nd节点被上拉至高电平，泄放晶体管131被误触发导通。随着电容112电量的增加，Na节点电压逐渐上升，最终呈现高电平状态，经过三级反相器的作用，Nd节点被下拉至低电平，关断了泄放晶体管131。整个快速上电过程中，泄放晶体管131被误触发导通的开启时间长达145ns，造成较大的电源功率损耗。

图6(b)中示出了图2所提出的新型ESD电源钳位电路在电源快速上电情况下的各节点电压图。与电源正常上电情况下的各节点电压波形图趋势一致，D节点在整个快速上电过程中均保持在0.2V电压之下，低于泄放晶体管232的触发开启电压，且C节点维持在高电压状态，未触发导通的晶体管227无法将泄放管的栅端上拉到高电平，故泄放晶体管232在电源快速上电的情况下仍处于严格关闭状态，避免了如图1传统电源钳位电路被误触发导通的现象而造成电源功率的损耗。

在本发明实施例的描述中，需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明实施例中的具体含义。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims

1.一种ESD电源钳位保护电路，其特征在于，包括：电源端、接地端、静电放电ESD探测电路、触发维持电路及泄放电路；

2.根据权利要求1所述的ESD电源钳位保护电路，其特征在于，所述ESD探测电路包括：第一电容及第一电阻；

3.根据权利要求1所述的ESD电源钳位保护电路，其特征在于，所述触发维持电路包括：第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第二电阻及第二电容；

4.根据权利要求1所述的ESD电源钳位保护电路，其特征在于，所述泄放电路包括：第四NMOS晶体管及第五NMOS晶体管；

5.根据权利要求4所述的ESD电源钳位保护电路，其特征在于，所述第五NMOS晶体管的尺寸为：W/L＝2000um/0.18um；其中，W表示沟道宽度，L表示沟道长度。

6.根据权利要求4所述的ESD电源钳位保护电路，其特征在于，所述第五NMOS晶体管的开启时间为T(C211*R212)+T(R222*Cx)；其中，T(C211*R212)表示所述ESD探测电路的时间常数，T(R222*Cx)表示所述触发维持电路的时间常数，C211表示第一电容，R212表示第一电阻，R222表示第二电阻，Cx表示第二电容的等效电容值。