CN102055461A

CN102055461A - 防止闩锁的电路和方法

Info

Publication number: CN102055461A
Application number: CN2009101984933A
Authority: CN
Inventors: 单毅
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2009-11-05
Filing date: 2009-11-05
Publication date: 2011-05-11

Abstract

一种防止闩锁的电路和方法，所述防止闩锁的电路包括：电压检测单元，检测核心电路的电压；开关单元，由所述电压检测单元控制，在所述电压检测单元检测到的电压低于核心电路正常工作的最低电压且高于预定电压时，关闭电源至核心电路的通路。所述防止闩锁的电路和方法可以防止CMOS集成电路受到闩锁效应的影响而损坏。

Description

防止闩锁的电路和方法

技术领域

本发明涉及集成电路设计，特别涉及一种防止闩锁(Latch-up)的电路和方法。

背景技术

闩锁效应，又称寄生可控硅整流器(SCR，Silicon Controlled Rectifier)效应或寄生PNPN效应。在整体硅的CMOS晶体管下，不同极性掺杂的区域间都会构成PN结，而两个靠近的反方向的PN结就构成了一个双极结型晶体三极管(BJT，Bipolar Junction Transistor)。因此，CMOS晶体管的下面会构成多个三极管，这些三极管自身就可能构成一个电路，这就是MOS晶体管的寄生三极管效应。如果电路偶尔出现了能够使三极管导通的条件，例如过压、大电流、电离辐射(ionizing radiation)等，这个寄生电路就会极大的影响电路的正常运作，使包含有CMOS器件的核心电路(core circuit)承受比正常工作大得多的电流，可能会使电路迅速的烧毁。闩锁状态下，在电源(VDD)与地(GND或VSS)之间形成短路，造成瞬间大电流和电压瞬间降低。

闩锁效应在大线宽的工艺上作用并不明显，而线宽越小，寄生三极管的反应电压越低，闩锁效应的影响就越明显。因此，与大尺寸集成电路相比，现今采用深亚微米制造工艺制造的CMOS集成电路更容易受到闩锁效应的影响而损坏。

现有技术中，一种版图级(Layout)的防止闩锁的方法如图1所示，在PMOS晶体管和NMOS晶体管间加P⁺保护环(guard-rings)G11和N⁺保护环G12，这种方法会增加阱接触(well contacts)，并且增大PMOS晶体管和NMOS晶体管间的布局面积。还有一种工艺级的防止闩锁的方法如图2，采用绝缘体上硅(SOI，Silicon on Insulator)技术，其是在硅衬底S1和器件层L1之间引入一层埋氧化层(Buried Oxide)B1，这种方法会增加工艺的复杂度。

发明内容

本发明解决的问题是提供一种防止闩锁的电路和方法，以防止CMOS集成电路受到闩锁效应的影响而损坏。

为解决上述问题，本发明实施方式提供一种防止闩锁的电路，包括：电压检测单元，检测核心电路的电压；开关单元，由所述电压检测单元控制，在所述检测到的电压低于核心电路正常工作时的最低电压且高于预定电压时，关闭电源至核心电路的通路。

为解决上述问题，本发明实施方式还提供一种防止闩锁的方法，包括：检测核心电路的电压；在所述检测到的电压低于核心电路正常工作时的最低电压且高于预定电压时，关闭电源至核心电路的通路。

上述技术方案提供了一种电路级的防止闩锁的方法，在检测到CMOS集成电路(核心电路)的电压低于正常工作时的最低电压且高于预定电压(即瞬间降低)时关闭电源至CMOS集成电路的通路，以此切断CMOS集成电路的电流路径，这样大电流就不会流入CMOS集成电路，从而防止了CMOS集成电路受到闩锁效应引起的大电流影响而损坏。

与现有的版图级的防止闩锁的方法相比，上述技术方案的电路结构简单，占据的布局面积较小，同时也不会增加阱接触；与现有的工艺级的防止闩锁的方法相比，上述技术方案也不会增加工艺的复杂度。

附图说明

图1是现有的一种布局级防止闩锁的结构示意图；

图2是现有的一种工艺级防止闩锁的结构示意图；

图3是本发明防止闩锁的电路的一种实施方式示意图；

图4是本发明防止闩锁的电路的另一种实施方式示意图；

图5是本发明防止闩锁的电路的一个实施例示意图；

图6是本发明防止闩锁的电路的放电单元的一个实施例示意图；

图7是本发明防止闩锁的电路的放电单元的另一个实施例示意图；

图8是本发明防止闩锁的电路的另一个实施例示意图。

具体实施方式

本发明实施方式提供了一种电路级的防止闩锁的方法，在检测到核心电路的电压瞬间降低时关闭电源至核心电路的通路，以此切断电源对核心电路的供电路径，这样大电流就不会流入核心电路，从而防止了因闩锁效应引起的大电流对核心电路的影响，避免核心电路的器件受到损坏。

本发明实施方式的防止闩锁的电路包括：电压检测单元，检测核心电路的电压；开关单元，由所述电压检测单元控制，在所述检测到的电压低于核心电路正常工作时的最低电且高于预定电压压时，关闭电源至核心电路的通路。

所述核心电路为CMOS集成电路，其连接在第一电源和第二电源之间，由第一电源和第二电源提供工作的电压，即提供给所述核心电路的电压为所述第一电源和第二电源的电压差。电压检测单元检测核心电路的电压是检测第一电源和核心电路连接节点的电压与第二电源和核心电路连接节点的电压之差。所述核心电路正常工作时的最低电压可以由电路的规格(Spec.)所确定，例如，在0.13μm工艺中，所述最低电压一般可以为2.9～3V。所述预定电压为核心电路的寄生SCR的保持电压(触发寄生SCR的电压)，其与寄生SCR的结构、实际的工艺情况和版图设计密切相关，例如，在0.13μm工艺中，所述预定电压略大于1V，一般可以为1.2～1.4V。

以第一电源为提供核心电路工作电压(VDD)的电源，第二电源为接地(GND)的电源为例，本发明防止闩锁的电路的一种实施方式如图3所示，包括电压检测单元11和开关单元21，其中，电压检测单元11检测核心电路10的电压VDD_core，开关单元21在电压检测单元11检测到的电压VDD_core低于核心电路10正常工作时的最低电压且高于预定电压时，关闭第一电源VDD至核心电路10的通路。

当闩锁效应发生时，核心电路10的寄生SCR被触发(或者说，MOS晶体管的寄生三极管导通)，核心电路10的电压VDD_core会瞬间被拉低(低于核心电路10正常工作时的最低电压且高于预定电压)，同时第一电源VDD和第二电源GND之间产生大电流，其会从第一电源VDD经过核心电路10流向第二电源GND。电压检测单元11检测到电压VDD_core瞬间降低时产生的第一控制信号CT1会触发开关单元21关闭第一电源VDD至核心电路10的通路，大电流在核心电路10的流通路径被切断，这样就防止了因闩锁效应引起的大电流对核心电路10造成的影响甚至损坏。

本实施方式防止闩锁的电路还可以包括放电单元31，连接在第一电源VDD和第二电源GND之间，在第一电源VDD和第二电源GND之间的电流超过预定电流时进行放电。所述预定电流通常可以大于核心电路正常工作时的瞬态最大电流，例如，为核心电路正常工作时的瞬态最大电流的10倍。

放电单元31在第一电源VDD和第二电源GND之间有大电流(超过预定电流)产生时可以有效地将大电流从第一电源VDD(高电压源)导引至第二电源GND(低电压源)，以快速地旁路因闩锁效应引起的大电流。在大电流产生，开关单元21关闭第一电源VDD至核心电路10的通路前，放电单元31可以分流一部分大电流，这样可以保护核心电路10不受大电流的冲击而损坏。另外，当有静电放电现象发生时，放电单元31可以迅速导通，在第一电源VDD和第二电源GND之间形成一个放电通路，进而可以进一步为核心电路10提供静电保护，使其免受静电放电脉冲的冲击。

本实施方式中，开关单元21在电压检测单元11检测到的电压VDD_core不低于核心电路10正常工作时的最低电压或不高于预定电压时，开启第一电源VDD至核心电路10的通路。例如，在核心电路10的电压VDD_core降低到小于预定电压或核心电路10在正常工作状态时，电压检测单元21产生的第一控制信号CT1会触发开关单元21开启第一电源VDD至核心电路10的通路，使核心电路10恢复到正常工作状态。在其他实施方式中，开关单元21也可以由其他具有上述相同功能的电路触发，以开启第一电源VDD至核心电路10的通路。

本发明防止闩锁的电路的另一种实施方式如图4所示，包括电压检测单元12、第一开关单元22和第二开关单元23，其中，电压检测单元12检测核心电路10的电压VDD_core，输出第一控制信号CT1和第二控制信号CT2；第一开关单元22由第一控制信号CT1控制，在电压检测单元12检测到的电压VDD_core低于核心电路10正常工作时的最低电压且高于预定电压时，关闭第一电源VDD至核心电路10的通路；第二开关单元23由第二控制信号CT2控制，在电压检测单元12检测到的电压VDD_core低于核心电路10正常工作时的最低电压且高于预定电压时，关闭核心电路10至第二电源GND的通路。

另外，第一开关单元22在电压检测单元12检测到的电压VDD_core不低于核心电路10正常工作时的最低电压或不高于预定电压时，开启第一电源VDD至核心电路10的通路；第二开关单元23在电压检测单元12检测到的电压VDD_core不低于核心电路10正常工作时的最低电压或不高于预定电压时，开启核心电路10至第二电源GND的通路。

当闩锁效应发生时，核心电路10的寄生SCR被触发(或者说，MOS晶体管的寄生三极管导通)，核心电路10的电压VDD_core会瞬间被拉低(低于核心电路10正常工作时的最低电压且高于预定电压)，同时第一电源VDD和第二电源GND之间产生大电流，其会从第一电源VDD经过核心电路10流向第二电源GND。电压检测单元11检测到电压VDD_core瞬间降低时产生的第一控制信号CT1和第二控制信号CT2分别触发第一开关单元22和第二开关单元23，第一开关单元22会关闭第一电源VDD至核心电路10的通路，第二开关单元22会关闭核心电路10至第二电源GND的通路，大电流在核心电路10的流通路径被切断，这样就防止了因闩锁效应引起的大电流对核心电路10造成的影响甚至损坏。

下面结合附图和实施例对本发明实施方式进行进一步地详细说明。

本发明防止闩锁的电路的一个实施例如图5所示，其对应于图3所示实施方式的电路。结合图3和图5，本实施例防止闩锁的电路包括：电压检测单元11、开关单元21和放电单元31。其中，电压检测单元11连接核心电路10的第一端A(接工作电压的一端)，可以即时检测核心电路10的电压，即第一端A的电压VDD_core，开关单元21连接在第一电源VDD和核心电路10的第一端A之间，放电单元31连接在第一电源VDD和第二电源GND之间，核心电路10的第二端B接第二电源，即接地。

电压检测单元11包括第一比较器11a、第二比较器11b、异或门11c和偶数级串联的反相器，本实施例为两级反相器，即第一反相器Inv1和第二反相器Inv2。

第一比较器11a比较核心电路10的电压VDD_core与第一参考电压Vref1的电压值，在核心电路10的电压VDD_core小于第一参考电压Vref1时输出低电平，在核心电路10的电压VDD_core大于等于第一参考电压Vref1时输出高电平。第一参考电压Vref1为预定电压，即核心电路的寄生SCR的保持电压，在实际应用中，第一参考电压Vref1略高于所述寄生SCR的保持电压。第二比较器11b比较核心电路10的电压VDD_core与第二参考电压Vref2的电压值，在核心电路10的电压VDD_core小于第二参考电压Vref2时输出低电平，在核心电路10的电压VDD_core大于等于第二参考电压Vref2时输出高电平。第二参考电压Vref2为核心电路10正常工作时的最低电压，在实际应用中，第二参考电压Vref2略低于核心电路10正常工作时的最低电压。

在其他实施例中，也可以是，第一比较器11a在核心电路10的电压VDD_core小于第一参考电压Vref1时输出高电平，在核心电路10的电压VDD_core大于等于第一参考电压Vref1时输出低电平。第二比较器11b在核心电路10的电压VDD_core小于第二参考电压Vref2时输出高电平，在核心电路10的电压VDD_core大于等于第二参考电压Vref2时输出低电平。

异或门11c的输入包括第一比较器11a的输出和第二比较器11b的输出，即异或门11c的两个输入端分别连接第一比较器11a和第二比较器11b的输出端。异或门11c在第一比较器11a的输出和第二比较器11b的输出不相同时输出高电平，在第一比较器11a的输出和第二比较器11b的输出相同时输出低电平。

异或门11c的输出经过第一反相器Inv1和第二反相器Inv2，产生第一控制信号CT1。异或门11c的输出也可以直接作为第一控制信号CT1输出。

开关单元21包括第一开关晶体管MP1，第一开关晶体管MP1为PMOS晶体管，其栅极连接偶数级串联的反相器的输出端，即电压检测单元11的第二反相器Inv2的输出端(即由第一控制信号CT1控制)，源极连接第一电源VDD，漏极连接核心电路10的第一端A。

在正常工作状态下，核心电路10的电压VDD_core大于等于正常工作时的最低电压，即大于或等于第一参考电压Vref1，并且大于第二参考电压Vref2，第一比较器11a和第二比较器11b输出高电平，使得异或门11c输出低电平，开启第一开关晶体管MP1，核心电路10的供电路径处于开启状态。

在闩锁效应发生时，核心电路10的电压VDD_core被瞬间拉低到寄生SCR的保持电压，在核心电路10的电压VDD_core降低到小于正常工作时的最低电压，且还未降低到寄生SCR的保持电压，即大于第一参考电压Vref1，小于第二参考电压Vref2时，第一比较器11a输出高电平，第二比较器11b输出低电平，使得异或门输出高电平，关闭第一开关晶体管MP1，由此关闭给核心电路10的供电路径。也就是说，核心电路10的电压VDD_core被拉低到寄生SCR的保持电压前，核心电路10的供电路径已被切断，闩锁效应产生的大电流不会流经核心电路10，闩锁效应也随之消除。

由于核心电路10的供电路径已被切断，核心电路10的电压VDD_core降低到小于寄生SCR的保持电压，即小于第一参考电压Vref1和第二参考电压Vref2，第一比较器11a和第二比较器11b输出低电平，使得异或门11c输出低电平，开启第一开关晶体管MP1，此时闩锁效应已消除后，核心电路10恢复到正常工作状态。

本实施例的放电单元31可以是如图6所示的静电放电(ESD)电路，包括：电容Ca、电阻Ra和放电晶体管MN4，放电晶体管MN4为NMOS晶体管。电容Ca的一端连接第一电源VDD，电容Ca的另一端连接电阻Ra的一端和放电晶体管MN4的栅极，电阻Ra的另一端连接第二电源GND，放电晶体管MN4的漏极连接第一电源VDD、源极连接第二电源GND。

在正常工作状态下，放电晶体管MN4的栅极电压为低电平，关闭放电晶体管MN4。在第一电源VDD和第二电源GND之间有大电流(发生闩锁效应)或发生静电放电现象时，放电晶体管MN4的栅极电压快速上升使得放电晶体管MN4的寄生三极管迅速开启放电，将大电流从第一电源VDD导引至第二电源GND。

基于相似的工作原理，放电单元31也可以是如图7所示的静电放电电路，包括：电容Cb、电阻Rb、第三反相器Inv3和放电晶体管MN4，放电晶体管MN4为NMOS晶体管。电容Cb的一端连接第二电源GND，电容Cb的另一端连接电阻Rb的一端和第三反相器Inv3的输入端，第三反相器Inv3的输出端连接放电晶体管MN4的栅极，电阻Rb的另一端连接第一电源VDD，放电晶体管MN4的漏极连接第一电源VDD、源极连接第二电源GND。

放电单元31在第一电源VDD和第二电源GND间产生大电流时可以避免核心电路受到大电流的冲击而损坏。本实施例的放电单元31(静电放电电路)在闩锁效应或静电放电事件发生时，对核心电路10具有保护作用：

在闩锁效应发生时，第一电源VDD和第二电源GND间产生大电流，第一电源VDD至核心电路10的通路还未关闭前，放电单元31可以分流部分大电流，减小了流经核心电路10的电流，以此降低核心电路10受到大电流的冲击而损坏的可能性。

在静电放电事件发生时，第一电源VDD或第二电源GND上有静电脉冲出现，放电单元31可以迅速形成放电通路将很大的静电放电电流泄放掉，以此保护核心电路10免受静电放电的冲击而损坏。

本发明防止闩锁的电路的另一个实施例如图8所示，其对应于图4所示实施方式的电路。结合图4和图8，本实施例防止闩锁的电路包括：电压检测单元12、第一开关单元22、第二开关单元23和放电单元31。

图8所示的电压检测单元12与图5所示的电压检测单元11相比，还包括奇数级串联的反相器，本实施例为一级反相器，即第四反相器Inv4。所述奇数级串联的反相器的输入端连接异或门11c的输出端，所述奇数级串联的反相器的输出端输出第二控制信号CT1。

图8所示的第一开关单元22与图5所示的开关单元21相同，包括第一开关晶体管MP1。第二开关单元23包括第二开关晶体管MN1，第二开关晶体管MN1为NMOS晶体管，其栅极连接电压检测单元12的第四反相器Inv4的输出端(即由第二控制信号CT2控制)，源极连接第二电源GND，漏极连接核心电路10的第二端B。

对应地，本发明实施方式还提供一种防止闩锁的方法，包括：检测核心电路的电压；在所述检测到的电压低于核心电路正常工作时的最低电压且高于预定电压时，关闭电源至核心电路的通路。

可选的，所述防止闩锁的方法还包括：在所述检测到的电压不低于核心电路正常工作时的最低电压或不高于所述预定电压时，开启所述电源至核心电路的通路。

可选的，所述电源包括第一电源和第二电源，所述核心电路的电压为所述第一电源和第二电源的电压差。所述防止闩锁的方法还包括：在所述第一电源和第二电源之间的电流超过预定电流时进行放电。

综上所述，上述技术方案在检测到核心电路的电压低于核心电路正常工作时的最低电压且高于预定电压时，关闭电源至核心电路的通路，以此切断电源对核心电路的供电路径，这样大电流就不会流入核心电路，从而防止了因闩锁效应引起的大电流对核心电路的影响，避免核心电路的器件受到损坏。

另外，放电单元在电源间产生大电流时可以分流部分大电流，使流经核心电路的电流减小，因而可以避免核心电路受到大电流的冲击而损坏。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims

1.一种防止闩锁的电路，其特征在于，包括：

电压检测单元，检测核心电路的电压；

开关单元，由所述电压检测单元控制，在所述检测到的电压低于核心电路正常工作时的最低电压且高于预定电压时，关闭电源至核心电路的通路。

2.根据权利要求1所述的防止闩锁的电路，其特征在于，所述开关单元还在所述电压检测单元检测到的电压不低于核心电路正常工作时的最低电压或不高于所述预定电压时，开启所述电源至核心电路的通路。

3.根据权利要求1或2所述的防止闩锁的电路，其特征在于，所述预定电压为核心电路的寄生可控硅整流器的保持电压。

4.根据权利要求1或2所述的防止闩锁的电路，其特征在于，所述电源包括第一电源和第二电源，所述核心电路的电压为所述第一电源和第二电源的电压差。

5.根据权利要求4所述的防止闩锁的电路，其特征在于，

所述电压检测单元包括第一比较器、第二比较器、异或门和偶数级串联的反相器，其中，

第一比较器在核心电路的电压小于预定电压时输出低电平，反之输出高电平，第二比较器在核心电路的电压小于核心电路正常工作时的最低电压时输出低电平，反之输出高电平；或者，

第一比较器在核心电路的电压小于预定电压时输出高电平，反之输出低电平，第二比较器在核心电路的电压小于核心电路正常工作时的最低电压时输出高电平，反之输出高电平；

所述异或门的两个输入端分别连接所述第一比较器和第二比较器的输出端，所述异或门的输出端连接所述偶数级串联的反相器的输入端，

所述开关单元包括第一开关晶体管，栅极连接所述偶数级串联的反相器的输出端，源极连接第一电源，漏极连接核心电路接工作电压的一端。

6.根据权利要求4所述的防止闩锁的电路，其特征在于，

所述电压检测单元还包括奇数级串联的反相器，所述奇数级串联的反相器的输入端连接所述异或门的输出端，

所述开关单元还包括第二开关晶体管，栅极连接所述奇数级串联的反相器的输出端，源极连接第二电源，漏极连接核心电路接地的一端。

7.根据权利要求4所述的防止闩锁的电路，其特征在于，还包括：放电单元，在所述第一电源和第二电源之间的电流超过预定电流时进行放电。

8.根据权利要求7所述的防止闩锁的电路，其特征在于，所述预定电流大于核心电路正常工作时的瞬态最大电流。

9.根据权利要求7所述的防止闩锁的电路，其特征在于，所述放电单元包括：电容、电阻和放电晶体管，其中，电容的一端连接第一电源，另一端连接电阻的一端和放电晶体管的栅极；电阻的另一端连接第二电源；放电晶体管的漏极连接第一电源，源极连接第二电源。

10.根据权利要求7所述的防止闩锁的电路，其特征在于，所述放电单元包括：电容、电阻、反相器和放电晶体管，其中，电容的一端连接第二电源，另一端连接电阻的一端和反相器的输入端；反相器的输出端连接放电晶体管的栅极；电阻的另一端连接第一电源；放电晶体管的漏极连接第一电源，源极连接第二电源。

11.一种防止闩锁的方法，其特征在于，包括：

检测核心电路的电压；

在所述检测到的电压低于核心电路正常工作时的最低电压且高于预定电压时，关闭电源至核心电路的通路。

12.根据权利要求11所述的防止闩锁的方法，其特征在于，还包括：在所述检测到的电压不低于核心电路正常工作时的最低电压或不高于所述预定电压时，开启所述电源至核心电路的通路。

13.根据权利要求11或12所述的防止闩锁的方法，其特征在于，所述预定电压为核心电路的寄生可控硅整流器的保持电压。

14.根据权利要求11或12所述的防止闩锁的方法，其特征在于，所述电源包括第一电源和第二电源，所述核心电路的电压为所述第一电源和第二电源的电压差。

15.根据权利要求14所述的防止闩锁的方法，其特征在于，还包括：在所述第一电源和第二电源之间的电流超过预定电流时进行放电。

16.根据权利要求15所述的防止闩锁的方法，其特征在于，所述预定电流大于核心电路正常工作时的瞬态最大电流。