CN103646945A - 集成电路电源esd保护电路 - Google Patents

Abstract

本发明公开了一种集成电路电源ESD保护电路。其特征在于，本发明中的电源ESD保护电路基于电压触发机制由ESD触发单元发送触发信号给ESD控制单元，来控制ESD器件的沟道开启进行静电放电。而当电路正常工作时，对于夹杂着高频噪声的电源，本发明可以屏蔽电源噪声，降低电源噪声波动引起的电源漏电。该电路节省了传统ESD设计中的SAB和ESD注入mask，节约生产成本。本发明是一种成本低、响应快、开启电压低、电源漏电低、放电能力强的电源ESD保护电路。

Description

集成电路电源ESD保护电路

技术领域

本发明涉及一种集成电路电源ESD保护电路，适用于集成电路静电放电保护设计，尤其适用于响应快、开启电压低、电源漏电低、成本低、放电能力强的电源ESD保护电路设计。

背景技术

集成电路从生产到封装、测试、运输、应用，整个生命周期都会面临各种难以预知的静电环境，造成静电损伤。所以集成电路设计不仅要满足功能要求，还要抵御一定的静电威胁，需要具有一定的静电防护能力，所以集成电路还需要进行ESD保护设计。而电源的ESD设计对于全芯片的ESD保护至关重要，因为电源的ESD结构不仅要保护电源IO本身，同时信号IO的ESD也需要通过电源上的ESD结构来放电。

随着CMOS集成电路制造工艺水平相继进入深亚微米时代、纳米时代，集成电路中的CMOS晶体管被硅化物(Silicide)覆盖于晶体管扩散区上，以降低寄生电阻，提高电路速度，但这也导致了ESD器件的非均匀开启。所以通常做法是为提高ESD开启均匀性，提高其可靠性，需要单独加一个SAB(Silicide Blocking)光罩(mask)，但增加了成本。同时为了保证SAB的效果，需要增加ESD器件的漏极接触孔到栅极的距离，通常在2um以上，如图5，这不仅增加了设计复杂性，也增加了版图面积。

传统的NMOS ESD器件设计如图5，通过衬底体器件开启的方式放电，其放电原理是通过漏极与衬底间的雪崩击穿触发寄生于漏极-衬底-源极之间的NPN三极管来放电，其开启电压取决于雪崩击穿电压。除了上面提到的开启较高的问题，另外由于需要先发生雪崩击穿，再触发寄生的NPN开启放电，这个过程通常速度比较慢。

对于深亚微米时代的CMOS工艺制造的器件，其耐压在20V以上，对于纳米时代的CMOS工艺器件，其耐压将下降到20V以下，甚至10V以下，但是ESD保护器件通常采用高压器件，往往仍然需要10V以上才能开启放电。例如65nm Logic工艺，内核的低压器件击穿电压只有8V，而ESD保护器件需要13.6V电压才能开启，即ESD的开启电压高于内核器件的击穿电压，这样就可能发生内部器件已经击穿失效，而ESD器件还没有开启放电，也就没有发挥静电保护的作用。因此这种传统的依靠衬底体器件放电保护的方式在纳米工艺时代存在一定的风险。因此实际中，通常增加ESD注入来降低ESD器件衬底体器件的开启电压，来解决这个问题，但这样需要单独增加一个ESD注入的mask，增加了成本。

目前，另外一种降低ESD开启电压、提高导通均匀性的常用技术就是RC触发技术，即通过基于频率响应的RC延迟电路触发寄生的NPN开启。但这种方式，在触发衬底寄生NPN的同时，ESD器件的沟道也被短时触发导通，实际工作中的芯片会引起漏电的增加。因为实际工作中，由于环境的干扰，集成电路电源上会存在一定波动干扰，而这个带有一定频率特性的干扰，在传统RC触发的ESD结构中，将触发RC结构的频率响应，于是在电路正常工作时，导致沟道频繁开启，增加了电源的漏电，导致功耗上升。

本发明还涉及关于二极管的背景技术，传统的二极管存在达灵顿效应。传统二极管如图4所示，通常制作于P型衬底(401)的N阱(403)中，重掺杂的P型构成阳极(404)，重掺杂的N型构成阴极(405)，希望形成二极管(407)。但由于从P型掺杂(404)经过N阱(403)到P型衬底(401)存在寄生的三极管PNP(406)，这样阴极(405)得到就不是二极管电流，而是寄生三极管(406)的基极电流，同时该三极管(406)的存在导致二极管(407)的阈值电压不是正常的0.7V，而是低于0.7V。对于本发明中的由9个二极管串联而成的二极管串，其总阈值电压就不是期望的6.3V，而会变低。

ESD器件设计中常用到TLP(Transmission Line Pulse)测试，TLP测试为一种大电流测试，可进行CMOS器件级的测试。因此运用TLP对ESD器件测试，可得失效电流I_t2，根据人体模型的1500Ω电阻，将I_t2乘1500后，可得人体模型防护能力。如测得为I_t2=1.33A，则其人体模型的防护能力为2KV。

因此对于现有技术，存在以下问题：

1.传统衬底体器件放电开启速度慢，影响放电效率；

2.传统衬底体器件放电开启电压高，不能保护内部电路；

3.为解决开启电压高的问题，可以增加ESD注入，但需增加一个mask，增加了成本；

4.衬底体器件开启均匀性差，可能导致ESD器件本身击穿失效；

5.为解决均匀性问题，可以通过Silicide blocking，但需增加一个mask，增加了成本，增加设计复杂性，增加版图面积；

6.RC频率触发的方案可以解决问题，但又引入电源漏电增加的问题；

7.二极管串存在达灵顿效应，导致二极管串的总阈值电压低于期望的阈值电压。

发明内容

为了解决上述问题，本发明采用基于电压触发的可控的放电技术，通过NMOS器件的沟道进行放电，提供了一种响应快、开启电压低、电源漏电低、成本低、放电能力强的电源ESD保护电路设计。

本发明的电源ESD保护电路，由ESD触发单元、ESD控制单元和ESD单元三部分构成。其中ESD触发单元输出ESD触发信号(113)给ESD控制单元，然后ESD控制单元输出ESD控制信号(114)驱动ESD单元中的大NMOS(103)沟道开启，进行静电放电，所有器件结构兼容标准CMOS工艺，由标准CMOS工艺加工。

该电源ESD电路的ESD触发单元由二极管(Diode)串(104)、电阻(105)、一个尺寸非对称的反相器(106-107)和一个对称的标准反相器(108)构成。其中由9个二极管阴阳极首尾相接，形成二极管串(104)，该二极管串的阳极接电源VDD(101)，阴极接电阻(105)，电阻(105)一端接二极管串(104)，另一端接地GND(102)，二极管串(104)和电阻(105)的连接点连接到由PMOS(106)和NMOS(107)构成的反相器输入端，PMOS(106)和NMOS(107)的栅极连接在一起，形成该反相器的输入端，PMOS(106)和NMOS(107)的漏极连接在一起，形成该反相器的输出端，PMOS(106)的源极和衬底接VDD，NMOS的源极和衬底接GND，其中NMOS(107)的沟道宽度是PMOS(106)的沟道宽度的2-5倍。该反相器的输出端连接在一组标准反相器(108)的输入端，该反相器(108)跨接于VDD和GND之间，该反相器输出端形成ESD触发单元的触发信号(113)。

该电源ESD电路的ESD控制单元由电阻(109)、电容(110)、NMOS(111)、标准反相器(112)构成。其中电阻(109)一端连接VDD，一端连接电容(110)，而电容一端连接VDD，一端连接电阻(109)，电容(110)和电阻(109)的公共节点连接于NMOS(111)的漏极，同时连接于反相器(112)的输入级，NMOS(111)的栅极为ESD控制单元的输入级，连接于ESD触发单元的输出信号(113)，NMOS(111)的衬底和源极接GND，反相器(112)跨接在VDD和GND之间，输出端为ESD控制单元的输出信号(114)。其中RC(109-110)的乘积优选值为200nS-1000nS。NMOS(111)的沟道宽度优选值为50um-100um。，

该电源ESD电路的ESD单元由一个大NMOS(103)器件形成，该器件(103)的栅极为ESD单元的输入级连接于ESD控制单元的输出信号(114)，漏极连接于VDD，源极和衬底连接于GND。

ESD触发单元中的二极管串(104)中二极管(208)由P阱(203)中的N型掺杂(205)和P型掺杂(204)形成，N型掺杂(205)形成二极管的阴极，P型掺杂(204)形成二极管的阳极。P阱(203)周围被N阱(207)包围，下方被深N阱(206)隔离，N型阱(206、207)将P阱(203)与P衬底(201)彻底隔离。

ESD单元中的NMOS(103)采用沟道放电，该NMOS采用芯片加工厂(Foundry)的最小设计规则设计，而非ESD设计规则，开启电压低，导通速度快，节省SAB mask和ESD注入mask，其沟道宽度优选为1000um-4000um。

附图说明

下面结合附图，对本发明进行详细描述

图1本发明的电源ESD电路结构；

图2本发明的二极管结构剖面图；

图3本发明的ESD器件截面图；

图4传统的二极管结构剖面图；

图5传统的ESD器件截面图；

图6本发明与传统结构的TLP对比图。

具体实施方式

本发明所述的是集成电路电源ESD保护电路，提供了一种响应快、开启电压低、电源漏电低、成本低、放电能力强的电源ESD保护电路设计，实施方案如下：

本发明所公开的电源ESD保护电路，基于电压触发机理，由ESD触发单元来检测电压变化，如图1，ESD触发单元由二极管(Diode)串(104)、电阻(105)、一个尺寸非对称反相器(106-107)和一个对称的标准反相器(108)构成。9个二极管的阴阳极首尾相接，形成二极管串(104)，该二极管串的阳极接电源VDD(101)，阴极接电阻(105)，电阻(105)一端接二极管串(104)，另一端接地GND(102)，二极管串(104)和电阻(105)的连接点连接到由PMOS(106)和NMOS(107)构成的反相器输入端，PMOS(106)和NMOS(107)的栅极连接在一起，形成该反相器的输入端，PMOS(106)和NMOS(107)的漏极连接在一起，形成该反相器的输出端，PMOS(106)的源极和衬底接VDD，NMOS的源极和衬底接GND，其中NMOS(107)的沟道宽度是PMOS(106)的沟道宽度的2-5倍。该反相器的输出端连接在一组标准反相器(108)的输入端，该反相器(108)跨接于VDD和GND之间，该反相器(108)输出端形成ESD触发单元的触发信号(113)。电路在正常工作时，VDD电压为5V+/-0.5V范围，最高电压为5.5V，未达到二极管串的阈值电压6.3V，所以104-105支路保持关闭状态，对于电源的噪声，其电压幅度范围普遍在4.7-5.4V，频率从KHz到GHz都可能存在，但未达到二极管串的阈值电压6.3V，所以(104-105)支路保持关闭状态。而当ESD来临时，VDD上的电压会在2nS-10nS内上升到6.3V以上，此时104-105支路将开启，二极管串(104)阴极电位将从GND电位被抬升至非GND的电位，由于反相器(106-107)为非对称设计，NMOS(107)的沟道宽度远大于PMOS(106)的沟道宽度，下拉能力较强，在反相器(106-107)的输入端出现非GND电位时，该反相器就会翻转输出低电平，继续触发标准反相器(108)，标准反相器(108)将输出高电平的ESD触发信号(113)。

由上可见，电路正常工作时和高频噪声条件下，ESD触发单元都将保持关闭状态，输出端(113)为低电平，将后级电路关闭，避免电源漏电的增加。而当ESD来临时，该电压响应的ESD触发电路将发生翻转，输出ESD触发高电平信号(113)。该触发信号将触发ESD控制单元。

该电源ESD电路的ESD控制单元由电阻(109)、电容(110)、NMOS(111)、标准反相器(112)构成。其中电阻(109)一端连接VDD，一端连接电容(110)，而电容一端连接VDD，一端连接电阻(109)，电容(110)和电阻(109)的公共节点连接于NMOS(111)的漏极，同时连接于反相器(112)的输入级，NMOS(111)的栅极为ESD控制单元的输入级，连接于ESD触发单元的输出信号(113)，NMOS(111)的衬底和源极接GND，反相器(112)跨接在VDD和GND之间，输出端为ESD控制单元的输出信号(114)。NMOS(111)接收到ESD触发高电平信号(113)后，该器件将开启导通，从而向电容(110)充电，电容(110)和电阻(109)的联接点将被拉至低电位，由此引起反相器(112)翻转，反相器(112)将输出高电平的ESD控制信号(114)，该控制信号将触发最后一级的ESD单元中大NMOS沟道开启，进行静电放电，将电源的静电快速泄放到地。

由于是沟道开启放电，开启电压和钳位电压都非常低，NMOS(103)开启后，会将VDD(101)上的电位钳位至安全水平，从而避免内部电路被高压击穿。而此时，ESD触发单元由于VDD电位的降低，也将关闭，输出的触发信号(113)将回到低电平，将ESD控制单元的NMOS(111)关闭。由于R(109)C(110)的乘积为200nS-1000nS，大于ESD脉冲的宽度130nS-170nS，所以R(109)C(110)的放电时间将大于ESD过程，即整个ESD过程中，RC始终输出低电平，驱动后级ESD电路。而ESD彻底结束后，RC电路也将完成放电，输出高电平，经反相器(112)翻转后，输出低电平，将ESD NMOS(103)关闭，完成整个ESD过程。

ESD触发单元的二极管设计如图2所示，二极管(208)由P阱(203)中的N型掺杂(205)和P型掺杂(204)形成，N型掺杂(205)形成二极管的阴极，P型掺杂(204)形成二极管的阳极。P阱(203)周围被N阱(207)包围，下方被深N阱(206)隔离，N型阱(206、207)将P阱(203)与P衬底(201)彻底隔离。而且N型阱(206、207)与二极管(208)的P型掺杂(204)短路在一起，因此204-206和204-207之间的寄生二极管都不会导通，所以如图4中的传统结构的二极管中的寄生PNP(406)将被消除，从而消除了二极管串中的达灵顿效应，保证9个首尾相连的二极管串的阈值为0.7V×9=6.3V，避免阈值过低，引起电路在正常工作时而误开启，保证该电源ESD结构正常工作。

ESD单元中的NMOS(103)采用沟道放电，其版图结构如图3所示，栅极(303)电压达到沟道阈值(0.5V-1V)后，即开启放电，所以开启电压低，导通速度快。相对于如图5中所示的传统NMOS设计，该NMOS采用芯片加工厂(Foundry)的最小设计规则设计，而非ESD设计规则，源极(301)接触孔到栅极(303)的距离和漏极(302)接触孔到栅极(303)的距离都为最小设计规则，不需要按照ESD设计规则而增大尺寸，这大大降低了设计难度，因此可以采用Foundry提供的物理设计工具(PDK)直接自动设计而成，易于设计实现。同时沟道放电方式规避了衬底体器件放电的缺点，这就可以节省SAB mask和ESD注入mask，降低了成本。该ESD NMOS(103)沟道宽度优选为1000um-4000um，提供足够的ESD保护能力。

本发明的ESD电路与传统NMOS器件放电的TLP对比如图6所示，传统NMOS器件通过寄生的衬底结构来放电，需要达到13.6V才能开启放电，可能内部电路已经发生击穿失效；而本发明的ESD电路，基于电压触发，ESD NMOS(103)在7V时就开启放电，及时有效保护集成电路避免ESD失效。

本发明公开的电源ESD保护电路基于电压触发原理工作，由ESD触发单元发送触发信号给ESD控制单元，来控制ESD器件的沟道开启进行静电放电。而当电路正常工作时，对于夹杂着高频噪声的电源，本发明可以屏蔽电源噪声，降低电源噪声波动引起的电源漏电。该电路节省了传统ESD设计中的SAB和ESD注入mask，节约生产成本。本发明是一种成本低、响应快、开启电压低、电源漏电低、放电能力强的电源ESD保护电路。

Claims (8)

1.集成电路电源ESD保护电路，其特征在于，该电路由ESD触发单元、ESD控制单元和ESD单元三部分构成，其中ESD触发单元输出ESD触发信号给ESD控制单元，然后ESD控制单元输出ESD控制信号驱动ESD单元中的大NMOS管沟道开启，进行静电放电。

2.如权利要求1所述的电路，其特征在于，该电路的ESD触发单元由二极管串、电阻105、非对称反相器和对称反相器108构成，其中二极管串中的二极管阴阳极首尾相接，该二极管串的阳极接电源VDD，阴极接电阻105，电阻105一端接二极管串，另一端接地GND，二极管串和电阻105的联接点连接到由PMOS管106和NMOS管107构成的非对称反相器输入端，PMOS管106和NMOS管107的栅极连接在一起，形成该反相器的输入端，PMOS管106和NMOS管107的漏极连接在一起，形成该反相器的输出端，PMOS管106的源极和衬底接VDD，NMOS的源极和衬底接GND，该反相器的输出端连接在对称反相器108的输入端，对称反相器108跨接于VDD和GND之间，对称反相器输出端形成ESD触发单元的触发信号。

3.如权利要求1所述的电路，其特征在于，该电路的ESD控制单元由电阻109、电容、NMOS管111标准反相器112构成，其中电阻109一端连接VDD，另一端连接电容，而电容一端连接VDD，另一端连接电阻109，电容和电阻109的联接点接于NMOS管111的漏极，同时接于标准反相器112的输入级，NMOS管111的栅极为ESD控制单元的输入级，接于ESD触发单元的输出信号，NMOS管111的衬底和源极接GND，标准反相器112跨接在VDD和GND之间，标准反相器112输出为ESD控制单元的输出信号。

4.如权利要求1所述的电路，其特征在于，该电路的ESD单元由一个大NMOS管器件形成，该器件的栅极为ESD单元的输入级连接于ESD控制单元的输出信号，漏极连接于VDD，源极和衬底连接于GND。

5.如权利要求2所述的电路，其特征在于，二极管串中二极管由P阱中的N型掺杂和P型掺杂形成，N型掺杂形成二极管的阴极，P型掺杂形成二极管的阳极，P阱周围被N阱包围，下方被深N阱隔离，N型阱将P阱与P衬底彻底隔离。

6.如权利要求4所述的电路，其特征在于，大NMOS管器件采用沟道放电，该大NMOS管器件采用芯片加工厂的最小设计规则设计，而非ESD设计规则，其沟道宽度优选为1000um-4000um。

7.如权利要求2所述的电路，其特征在于，其中NMOS管107的沟道宽度是PMOS管106的沟道宽度的2-5倍。

8.如权利要求3所述的电路，其特征在于，其中电阻109、电容的RC乘积优选值为200nS-1000nS，NMOS管111的沟道宽度优选值为50um-100um。

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