CN113451293B - 静电放电保护电路 - Google Patents

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Abstract

本发明涉及一种静电放电保护电路，包括：脉冲检测单元，其第一端连接第一电压，第二端连接第二电压，第三端输出脉冲检测信号；延迟单元，其第一端连接第一电压，第二端连接第二电压，第三端连接脉冲检测单元的第三端，第四端输出第一延迟信号，第五端输出第二延迟信号；控制单元，其第一端连接第一电压，第二端连接第二电压，第三端连接延迟单元的第五端，第四端连接延迟单元的第四端，第五端输出控制信号；泄放单元，其第一端连接第一电压，第二端连接第二电压，第三端连接控制单元的第五端。本申请在达到所需的静电保护效果的前提下具有较小的RC时间常数，静电放电保护电路的面积较小，不会占用较多的设计空间。

Description

静电放电保护电路
技术领域
本申请涉及集成电路技术领域，特别是涉及一种静电放电保护电路。
背景技术
现在半导体的制程越来越先进，半导体器件越来越小，结深(junction depth)越来越浅，氧化层越来越薄，半导体集成电路的可靠性面临的挑战越来越大，尤其是静电保护变得愈发重要。据统计，有很多半导体产品的失效是有静电损伤引起的。为了更好的保护集成电路不受静电损伤，需要设置静电放电保护电路对集成电路进行保护。
常规的集成电路产品通常具备静电保护的设计，通常所有的引出焊盘都有对应的静电保护电路，这些保护电路能够保证所有的引出焊盘在遇到静电放电(ElectrostaticDischarge，ESD)时，能够快速泄放ESD静电，从而保护集成电路产品不受ESD损伤。为了保证静电发生的时间内能充分泄放静电电流，现有的静电放电保护电路的电阻和电容会占用比较大的设计空间，即现有的静电放电保护电路为了达到较好的静电保护效果需要较大的RC时间常数，从而使得静电放电保护电路的面积较大；同时，现有的静电保护电路还易受到噪声的影响。
发明内容
基于此，有必要针对现有技术中存在的静电放电保护电路面积较大，且易受噪声影响的问题提供一种静电放电保护电路。
为了实现上述目的，一方面，本发明提供了一种静电放电保护电路，包括：
脉冲检测单元，用于检测静电脉冲信号，其第一端连接第一电压，第二端连接第二电压，第三端输出脉冲检测信号；
延迟单元，用于延迟或增强所述脉冲检测信号的驱动能力，其第一端连接所述第一电压，第二端连接所述第二电压，第三端连接所述脉冲检测单元的第三端，第四端输出第一延迟信号，第五端输出第二延迟信号；
控制单元，用于根据所述第一延迟信号和所述第二延迟信号产生控制信号，其第一端连接所述第一电压，第二端连接所述第二电压，第三端连接所述延迟单元的第五端，第四端连接所述延迟单元的第四端，第五端输出控制信号；
泄放单元，用于根据所述控制信号打开或关闭静电电荷泄放通路，其第一端连接所述第一电压，第二端连接所述第二电压，第三端连接所述控制单元的第五端。
在其中一个实施例中，所述检测单元包括：所述脉冲检测单元包括电阻和电容，所述电阻的第一端作为所述脉冲检测单元的第一端，所述电阻的第二端作为所述脉冲检测单元的第三端，所述电容的第一端连接所述电阻的第二端，所述电容的第二端作为所述脉冲检测单元的第二端。
在其中一个实施例中，所述电阻为多晶硅电阻或掺杂区电阻。
在其中一个实施例中，所述电容为金属-介电层-金属电容或MOS电容。
在其中一个示例中，所述电阻的阻值和所述电容的容值的乘积为0.01us～1us。
在其中一个示例中，所述控制单元包括：所述延迟单元包括：
第一反相器，所述第一反相器的第一端作为所述延迟单元的第三端，所述第一反相器的第二端连接所述第一电压，所述第一反相器的第三端连接所述第二电压，所述第一反相器的第四端作为所述延迟单元的第四端；
第二反相器，所述第二反相器的第一端与所述第一反相器的第四端相连接，所述第二反相器的第二端连接所述第一电压，所述第二反相器的第三端连接所述第二电压，所述第二反相器的第四端作为所述延迟单元的第五端。
在其中一个实施例中，所述第一反相器包括第一PMOS管及第一NMOS管；所述第一PMOS管的栅极与所述第一NMOS管的栅极相连接共同作为所述第一反相器的第一端，所述第一PMOS管的源极作为所述第一反相器的第二端，所述第一PMOS管的漏极与所述第一NMOS管的漏极相连接共同作为所述第一反相器的第四端；所述第一NMOS管的源极作为所述第一反相器的第三端；
所述第二反相器包括第二PMOS管及第二NMOS管；所述第二PMOS管的栅极与所述第二NMOS管的栅极相连接共同作为所述第二反相器的第一端，所述第二PMOS管的源极作为所述第二反相器的第二端，所述第二PMOS管的漏极与所述第二NMOS管的漏极相连接共同作为所述第二反相器的第四端，所述第二NMOS管的源极作为所述第二反相器的第三端。
在其中一个实施例中，所述控制单元包括：
第三PMOS管，所述第三PMOS管的源极连接第一电压；
第三NMOS管，所述第三NMOS管的栅极与所述第一反相器的第四端相连接，所述第三NMOS管的漏极与所述第三PMOS管的漏极相连接，所述第三NMOS管的源极连接第二电压；
第四PMOS管，所述第四PMOS管的栅极与所述第三PMOS管的漏极及所述第三NMOS管的漏极相连接，所述第四PMOS管的源极连接第一电压；
第四NMOS管，所述第四NMOS管的栅极与所述第二反相器的第四端相连接，所述第四NMOS管的漏极与所述第四PMOS管的漏极及所述第三PMOS管的栅极相连接以共同作为所述控制单元的第五端。
在其中一个实施例中，所述泄放单元包括泄放晶体管。
在其中一个实施例中，所述泄放晶体管包括NMOS管，所述泄放晶体管的栅极作为所述泄放单元的第三端，所述泄放晶体管的漏极作为所述泄放单元的第一端，所述泄放晶体管的源极作为所述泄放单元的第二端。
本申请的静电放电保护电路具有如下有益效果：上述静电放电保护电路在达到所需的静电保护效果的前提下具有较小的RC时间常数，静电放电保护电路的面积较小，不会占用较多的设计空间；同时可以避免噪声影响，提高静电保护电路的性能；上述静电放电保护电路还可以提供两种静电泄放模式的静电保护，有效地提高了产品的静电保护能力。
附图说明
图1为一实施例中的静电放电保护电路的电路图；
图2为一实施例中的静电放电保护电路在NS模式下静电保护的电路图。
附图标记说明：
10：脉冲检测单元，11：延迟单元，111：第一反相器，121：第二反相器，12：控制单元，13：泄放单元。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
需要说明的是，当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件并与之结合为一体，或者可能同时存在居中元件。本文所使用的术语“安装”、“一端”、“另一端”以及类似的表述只是为了说明的目的。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在一个实施例中，如图1所示，本发明一种静电放电保护电路，静电放电保护电路包括：脉冲检测单元10，脉冲检测单元10用于检测静电脉冲信号，其第一端连接第一电压VDD，第二端连接第二电压VSS，第三端输出脉冲检测信号；延迟单元11，延迟单元11用于延迟或增强所述脉冲检测信号的驱动能力，其第一端连接第一电压VDD，第二端连接第二电压VSS，第三端连接脉冲检测单元10的第三端，第四端输出第一延迟信号，第五端输出第二延迟信号；控制单元12，控制单元12用于根据第一延迟信号和第二延迟信号产生控制信号，其第一端连接第一电压VDD，第二端连接第二电压VSS，第三端连接延迟单元11的第五端，第四端连接延迟单元11的第四端，第五端输出控制信号；泄放单元13，泄放单元13用于根据控制信号打开或关闭静电电荷泄放通路，其第一端连接第一电压VDD，第二端连接第二电压VSS，第三端连接控制单元12的第五端。
上述静电放电保护电路在达到所需的静电保护效果的前提下具有较小的RC时间常数，静电放电保护电路的面积较小，不会占用较多的设计空间；同时可以避免噪声影响，提高静电保护电路的性能；上述静电放电保护电路还可以提供两种静电泄放模式的静电保护，有效地提高了产品的静电保护能力。
在一个示例中，所检测单元10包括：电阻R和电容C，所述电阻R第一端作为脉冲检测单元10的第一端连接第一电压VDD，电阻R的第二端作为脉冲检测单元10的第三端，电容C的第一端连接电阻R的第二端，电容C的第二端作为脉冲检测单元10的第二端连接第二电压VSS。
具体的，电阻R可以包括但不仅限于多晶硅电阻或掺杂区电阻。
具体的，电容C可以包括但不仅限于金属-介电层-金属电容或MOS电容。
具体的，电阻R的阻值和电容C的容值的乘积为一常数；更为具体的，电阻R的阻值和电容C的容值的乘积可以为0.01us～1us(微秒)。
在一个示例中，延迟单元11包括：第一反相器111，第一反相器111的第一端作为延迟单元11的第三端与脉冲检测单元10的第三端相连接，第一反相器111的第二端连接第一电压VDD，第一反相器111的第三端连接第二电压VSS，第一反相器111的第四端作为延迟单元11的第四端；第二反相器121，第二反相器121的第一端与第一反相器111的第四端相连接，第二反相器121的第二端连接第一电压VDD，第二反相器121的第三端连接第二电压VSS；第二反相器121的第四端作为延迟单元11的第五端。
在一个示例中，第一反相器111包括第一PMOS管MP1及第一NMOS管MN1；第一PMOS管MP1的栅极与第一NMOS管MN1的栅极相连接共同作为第一反相器111的第一端，第一PMOS管MP1的源极作为第一反相器111的第二端连接第一电压VDD，第一PMOS管MP1的漏极与第一NMOS管MN1的漏极相连接共同作为第一反相器111的第四端；第一NMOS管MN1的源极作为第一反相器111的第三端连接第二电压VSS。
在一个示例中，第二反相器121包括第二PMOS管MP2及第二NMOS管MN2；第二PMOS管MP2的栅极与第二NMOS管MN2的栅极相连接共同作第二反相器121的第一端与第一反相器的第四端相连接，第二PMOS管MP2的源极作为第二反相器121的第二端连接第一电压VDD，第二PMOS管MP2的漏极与第二NMOS管MN2的漏极相连接共同作为第二反相器121的第四端，第二NMOS管MN2的源极作为第二反相器121的第三端连接第二电压VSS。
在一个示例中，控制单元12包括：第三PMOS管MP3，第三PMOS管MP3的源极连接第一电压VDD；第三NMOS管MN3，第三NMOS管MN3的栅极作为控制单元12的第四端与第一反相器111的第四端相连接，第三NMOS管MN3的漏极与第三PMOS管MP3的漏极相连接，第三NMOS管MN3的源极作为控制单元12的第二端连接第二电压VSS；第四PMOS管MP4，第四PMOS管MP4的栅极与第三PMOS管MP3的漏极及第三NMOS管MN3的漏极相连接，第四PMOS管MP4的源极连接第一电压VDD；第四NMOS管MN4，第四NMOS管MN4的栅极作为控制单元12的第三端与第二反相器121的第四端相连接，第四NMOS管MN4的漏极与第四PMOS管MP4的漏极及第三PMOS管MP3的栅极相连接以共同作为控制单元12的第五端。
在一个示例中，泄放单元13可以包括泄放晶体管MEDS，具体的，泄放晶体管MEDS可以为NMOS管。泄放晶体管MEDS的漏极作为泄放单元13的第一端连接第一电压VDD，泄放晶体管MEDS的源极作为泄放单元13的第二端连接第二电压VSS，泄放晶体管MEDS的栅极作为泄放单元13的第三端与控制单元12的第五端相连接。
图1所示的静电放电保护电路的工作原理为：
正常工作时，脉冲检测单元10的第三端(即图1中的a端)为高电平，经过包括第一PMOS管MP1及第一NMOS管MN1的第一反相器111后，第一反相器111的第四端(即图1中的c端)为低电平，在经过包括第二PMOS管MP2及第二NMOS管MN2的第二反相器121后，第二反相器121的第四端(即图1中的d端)为高电平，此时，第四NMOS管MN4打开使得控制单元12的第五端(即图1中的e端)为低电平，从而确保泄放晶体管MEDS关掉；同时，由于控制单元12的第五端为低电平，经过反馈后可以使得图中的b端为高电平，第四PMOS管MP4被关掉，从而更好地确保控制单元12的第五端为低电平，进一步确保泄放晶体管MEDS不漏电。
在PS模式(VSS接地，在VDD上产生正向静电脉冲)静电发生时，脉冲检测单元10的第三端(即图1中的a端)为低电平，经过包括第一PMOS管MP1及第一NMOS管MN1的第一反相器111后，第一反相器111的第四端(即图1中的c端)为高电平，在经过包括第二PMOS管MP2及第二NMOS管MN2的第二反相器121后，第二反相器121的第四端(即图1中的d端)为低电平，此时，第四NMOS管MN4关掉；由于第一反相器111的第四端(即图1中的c端)为高电平，第三NMOS管MN3导通，图1中的b端为低电平，第四PMOS管MP4导通，使得控制单元12的第五端(即图1中的e端)为高电平，从而确保泄放晶体管MEDS导通泄放静电电流。随着ESD作用时间的增加，脉冲检测单元10的第三端(即图1中的a端)的电位逐渐升高，经过延迟单元11，d点电位也逐渐升高，e点电位逐渐降低，从而b点电位逐渐升高，但是由于c点电位逐渐降低，又使得b点电位逐渐降低，即在ESD作用时间增加的过程中，b点电位既有上拉作用也有下拉作用，从而使得b点降低过程被延迟，进而延迟了e点电位降低的过程。在ESD作用时间增加的过程中，静电放电保护电路能够延长图1中的e端维持为高电平的时间，从而可以实现小的RC时间常数的同时保证泄放晶体管MEDS在静电作用的时间内有有效导通泄放静电电流。
在NS模式(VSS接地，在VDD上产生负向脉冲)静电发生时，如图2所示，经由泄放晶体管MEDS所形成的寄生二极管Dp泄放静电电流，从而可以实现NS模式下的静电放电保护。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (9)

1.一种静电放电保护电路，其特征在于，包括：
脉冲检测单元，用于检测静电脉冲信号，其第一端连接第一电压，第二端连接第二电压，第三端输出脉冲检测信号；
延迟单元，用于延迟或增强所述脉冲检测信号的驱动能力，其第一端连接所述第一电压，第二端连接所述第二电压，第三端连接所述脉冲检测单元的第三端，第四端输出第一延迟信号，第五端输出第二延迟信号；所述延迟单元包括：第一反相器，所述第一反相器的第一端作为所述延迟单元的第三端，所述第一反相器的第二端连接所述第一电压，所述第一反相器的第三端连接所述第二电压，所述第一反相器的第四端作为所述延迟单元的第四端；第二反相器，所述第二反相器的第一端与所述第一反相器的第四端相连接，所述第二反相器的第二端连接所述第一电压，所述第二反相器的第三端连接所述第二电压，所述第二反相器的第四端作为所述延迟单元的第五端；
控制单元，用于根据所述第一延迟信号和所述第二延迟信号产生控制信号，其第一端连接所述第一电压，第二端连接所述第二电压，第三端连接所述延迟单元的第五端，第四端连接所述延迟单元的第四端，第五端输出控制信号；
泄放单元，用于根据所述控制信号打开或关闭静电电荷泄放通路，其第一端连接所述第一电压，第二端连接所述第二电压，第三端连接所述控制单元的第五端。
2.根据权利要求1所述的静电放电保护电路，其特征在于，所述脉冲检测单元包括电阻和电容，所述电阻的第一端作为所述脉冲检测单元的第一端，所述电阻的第二端作为所述脉冲检测单元的第三端，所述电容的第一端连接所述电阻的第二端，所述电容的第二端作为所述脉冲检测单元的第二端。
3.根据权利要求2所述的静电放电保护电路，其特征在于，所述电阻为多晶硅电阻或掺杂区电阻。
4.根据权利要求2所述的静电放电保护电路，其特征在于，所述电容为金属-介电层-金属电容或MOS电容。
5.根据权利要求2所述的静电放电保护电路，其特征在于，所述电阻的阻值和所述电容的容值的乘积为0.01us～1us。
6.根据权利要求1所述的静电放电保护电路，其特征在于，
所述第一反相器包括第一PMOS管及第一NMOS管；所述第一PMOS管的栅极与所述第一NMOS管的栅极相连接共同作为所述第一反相器的第一端，所述第一PMOS管的源极作为所述第一反相器的第二端，所述第一PMOS管的漏极与所述第一NMOS管的漏极相连接共同作为所述第一反相器的第四端；所述第一NMOS管的源极作为所述第一反相器的第三端；
所述第二反相器包括第二PMOS管及第二NMOS管；所述第二PMOS管的栅极与所述第二NMOS管的栅极相连接共同作为所述第二反相器的第一端，所述第二PMOS管的源极作为所述第二反相器的第二端，所述第二PMOS管的漏极与所述第二NMOS管的漏极相连接共同作为所述第二反相器的第四端，所述第二NMOS管的源极作为所述第二反相器的第三端。
7.根据权利要求1所述的静电放电保护电路，其特征在于，所述控制单元包括：
第三PMOS管，所述第三PMOS管的源极连接第一电压；
第三NMOS管，所述第三NMOS管的栅极与所述第一反相器的第四端相连接，所述第三NMOS管的漏极与所述第三PMOS管的漏极相连接，所述第三NMOS管的源极连接第二电压；
第四PMOS管，所述第四PMOS管的栅极与所述第三PMOS管的漏极及所述第三NMOS管的漏极相连接，所述第四PMOS管的源极连接第一电压；
第四NMOS管，所述第四NMOS管的栅极与所述第二反相器的第四端相连接，所述第四NMOS管的漏极与所述第四PMOS管的漏极及所述第三PMOS管的栅极相连接以共同作为所述控制单元的第五端。
8.根据权利要求1所述的静电放电保护电路，其特征在于，所述泄放单元包括泄放晶体管。
9.根据权利要求8所述的静电放电保护电路，其特征在于，所述泄放晶体管包括NMOS管，所述泄放晶体管的栅极作为所述泄放单元的第三端，所述泄放晶体管的漏极作为所述泄放单元的第一端，所述泄放晶体管的源极作为所述泄放单元的第二端。
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