CN113452004B - 静电保护电路及全芯片静电保护电路 - Google Patents

静电保护电路及全芯片静电保护电路 Download PDF

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Abstract

本发明涉及一种静电保护电路及全芯片静电保护电路，包括：检测模块，检测模块的第一端连接第一电压，检测模块的第二端连接第二电压；检测模块用于检测第一电压的类型，并将检测结果经由检测模块第三端输出；泄放模块，泄放模块的第一端连接第一电压，泄放模块的第二端连接第二电压；控制模块，控制模块的第一端连接第一电压，控制模块的第二端连接第二电压，控制模块的第三端与检测模块的第三端相连接；控制模块的第四端与泄放模块的第三端相连接；控制模块用于基于检测模块的检测结果控制泄放模块导通或关闭。上述静电保护电路在达到所需的静电保护效果的前提下具有较小的RC时间常数，静电保护电路的面积较小，不会占用较多的设计空间。

Description

静电保护电路及全芯片静电保护电路
技术领域
本申请涉及集成电路技术领域，特别是涉及一种静电保护电路及全芯片静电保护电路。
背景技术
现在半导体的制程越来越先进，半导体器件越来越小，结深(junction depth)越来越浅，氧化层越来越薄，半导体集成电路的可靠性面临的挑战越来越大，尤其是静电保护变得愈发重要。据统计，大约超过30％的半导体产品的失效是有静电损伤引起的。为了更好的保护集成电路不受静电损伤，需要设置静电保护电路对集成电路进行保护。
现有的静电保护电路的RC时间常数通常为0.1μs～1μs，然而，现有的静电保护电路为了达到较好的静电保护效果需要较大的RC时间常数，从而使得静电保护电路的面积较大，会占用较大的设计空间。
发明内容
基于此，有必要针对现有技术中的静电保护电路存在的由于需要较大的RC时间常数而导致的静电保护电路面积较大，会占用较大的设计空间的问题提供一种静电保护电路及全芯片静电保护电路。
为了实现上述目的，一方面，本发明提供了一种静电保护电路，包括：
检测模块，所述检测模块的第一端连接第一电压，所述检测模块的第二端连接第二电压；所述检测模块用于检测所述第一电压的类型，并将检测结果经由所述检测模块第三端输出；
泄放模块，所述泄放模块的第一端连接所述第一电压，所述泄放模块的第二端连接所述第二电压；
控制模块，所述控制模块的第一端连接所述第一电压，所述控制模块的第二端连接所述第二电压，所述控制模块的第三端与所述检测模块的第三端相连接；所述控制模块的第四端与所述泄放模块的第三端相连接；所述控制模块用于基于所述检测模块的检测结果控制所述泄放模块导通或关闭。
上述静电保护电路在达到所需的静电保护效果的前提下具有较小的RC时间常数，静电保护电路的面积较小，不会占用较多的设计空间。
在其中一个实施例中，所述检测模块包括：
电容，所述电容的第一端作为所述检测模块的第一端，所述电容的第二端作为所述检测模块的第三端；
电阻，所述电阻的第一端连接所述电容的第二端，所述电阻的第二端作为所述检测模块的第二端。
在其中一个实施例中，所述电容包括金属-介电层-金属电容或MOS电容，所述电阻包括多晶硅电阻或掺杂区电阻。
在其中一个实施例中，所述泄放模块包括泄放晶体管。
在其中一个示例中，所述泄放晶体管包括NMOS管，所述泄放晶体管的漏极作为所述泄放模块的第一端，所述泄放晶体管的源极作为所述泄放模块的第二端，所述泄放晶体管的栅极作为所述泄放模块的第三端。
在其中一个示例中，所述控制模块包括正反馈回路，所述正反馈回路包括一个反相器及一个NMOS管，或所述正反馈回路包括一个反相器及一个PMOS管，或所述正反馈回路包括一个反相器、一个PMOS管及一个NMOS管。
在其中一个示例中，所述控制模块包括：
第一反相器，所述第一反相器的第一端作为所述控制模块的第三端，所述第一反相器的第二端连接所述第二电压；
第二反相器，所述第二反相器的第一端与所述第一反相器的第四端相连接，所述第二反相器的第二端连接所述第二电压，所述第二反相器的第三端连接所述第一电压；
第一PMOS管，所述第一PMOS管的栅极与所述第二反相器的第四端相连接；所述第一PMOS管的源极连接第一电压，所述第一PMOS管的源极与所述第二反相器的第三端共同作为所述控制模块的第一端；所述第一PMOS管漏极与所述第一反相器的第三端相连接；其中，
所述第一PMOS管与所述第二反相器构成所述正反馈回路。
在其中一个示例中，所述控制模块包括：
第一反相器，所述第一反相器的第一端作为所述控制模块的第三端，所述第一反相器的第二端连接所述第二电压；
第二反相器，所述第二反相器的第一端与所述第一反相器的第四端相连接，所述第二反相器的第二端连接所述第二电压，所述第二反相器的第三端连接所述第一电压；
所述第一NMOS管的栅极与所述第二反相器的第四端相连接，所述第一NMOS管的漏极与所述第一反相器的第四端相连接，所述第一NMOS管的源极连接所述第二电压；其中，
所述第一NMOS管与所述第二反相器构成所述正反馈回路。
在其中一个示例中，所述控制模块包括：
第一反相器，所述第一反相器的第一端作为所述控制模块的第三端，所述第一反相器的第二端连接所述第二电压；
第二反相器，所述第二反相器的第一端与所述第一反相器的第四端相连接，所述第二反相器的第二端连接所述第二电压，所述第二反相器的第三端连接所述第一电压；
第一PMOS管，所述第一PMOS管的栅极与所述第二反相器的第四端相连接；所述第一PMOS管的源极连接第一电压，所述第一PMOS管的源极与所述第二反相器的第三端共同作为所述控制模块的第一端；所述第一PMOS管漏极与所述第一反相器的第三端相连接；
所述第一NMOS管的栅极与所述第二反相器的第四端相连接，所述第一NMOS管的漏极与所述第一反相器的第四端相连接，所述第一NMOS管的源极连接所述第二电压；其中，
所述第一PMOS管、所述第一NMOS管与所述第二反相器构成所述正反馈回路。
在其中一个实施例中，所述第一反相器包括第二PMOS管及第二NMOS管；所述第二PMOS管的栅极与所述第二NMOS管的栅极相连接共同作为所述控制模块的第三端，所述第二PMOS管的源极与所述第一PMOS管的漏极相连接，所述第二PMOS管的漏极与所述第二NMOS管的漏极相连接共同作为所述第一反相器的第四端；所述第二NMOS管的源极作为所述第一反相器的第二端；
所述第二反相器包括第三PMOS管及第三NMOS管；所述第三PMOS管的栅极与所述第三NMOS管的栅极相连接共同作为所述第二反相器的第一端，所述第三PMOS管的源极作为所述第二反相器的第三端，所述第三PMOS管的源极与所述第一PMOS管的源极共同作为所述控制模块的第一端，所述第三PMOS管的漏极与所述第三NMOS管的漏极相连接共同作为所述第二反相器的第四端，所述第三NMOS管的源极作为所述第二反相器的第二端。
在其中一个实施例中，所述静电保护电路还包括下拉电阻，所述下拉电阻的第一端与所述第二反相器的第四端作为所述控制模块的第四端，所述下拉电阻的第二端连接第二电压，所述下拉电阻的第二端与所述第一反相器的第二端及所述第二反相器的第二端共同构成所述控制模块的第二端。
在其中一个实施例中，所述静电保护电路还包括第一NMOS管，所述第一NMOS管的栅极与所述第三PMOS管的漏极及所述第三NMOS管的漏极相连接所述第一NMOS管的源极与所述第一反相器的第四端相连接，所述第一NMOS管的源极连接所述第二电压，所述第一NMOS管的源极与所述第二NMOS管的源极及所述第三NMOS管的源极共同作为所述控制模块的第二端。
在上述示例中，通过设置第一NMOS管，并将第一NMOS管的栅极与第三PMOS管的漏极及第三NMOS管的漏极相连接，第一NMOS管的源极与第一反相器的第四端相连接，第一NMOS管的源极连接第二电压，可以进一步拉低第一反相器第四端的电压，从而提高静电保护电路的静电保护能力。
本发明还提供一种全芯片静电保护电路，全芯片静电保护电路包括：
如上述任一方案中所述的静电保护电路；
核心电路，所述核心电路的第一端连接所述第一电压，所述核心电路的第二端连接所述第二电压；
第一二极管，所述第一二极管的正极与所述核心电路的信号输入端相连接，所述第一二极管的负极连接所述第一电压；
第二二极管，所述第二二极管的正极连接所述第二电压，所述第二二极管的负极与所述核心电路的信号输入端相连接；
第三二极管，所述第三二极管的正极与所述核心电路的信号输出端相连接，所述第三二极管的负极连接所述第一电压；
第四二极管，所述第四二极管的正极连接所述第二电压，所述第四二极管的负极与所述核心电路的信号输出端相连接。
上述全芯片静电保护电路通过将二极管与静电保护电路结合起来可以实现四种压力模式的静电保护，有效地提高了产品的静电保护能力；更好的保证了电源启动和正常工作时静电保护器件不导通；在不影响现有核心电路的正常功能，保证了电路的正常工作。
附图说明
图1为一实施例中提供的静电保护电路的电路图；
图2a为另一实施例中提供的静电保护电路的电路图；
图2b为另一实施例中提供的静电保护电路的电路图；
图3为一实施例中提供的全芯片静电保护电路的电路图；
图4为另一实施例中提供的全芯片静电保护电路的电路图。
附图标记说明：
10：检测模块，11：泄放模块，12：控制模块，121：第一反相器，122：第二反相器，13：核心电路。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
需要说明的是，当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件并与之结合为一体，或者可能同时存在居中元件。本文所使用的术语“安装”、“一端”、“另一端”以及类似的表述只是为了说明的目的。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在一个实施例中，如图1所示，本发明一种静电保护电路，包括：检测模块10，检测模块10的第一端连接第一电压VDD，检测模块10的第二端连接第二电压VSS；检测模块10用于检测第一电压VDD的类型，并将检测结果经由检测模块10第三端(即图1中的A端)输出；泄放模块11，泄放模块11的第一端连接第一电压VDD，泄放模块11的第二端连接第二电压VSS；控制模块12，控制模块12的第一端连接第一电压VDD，控制模块12的第二端连接第二电压VSS，控制模块12的第三端与检测模块10的第三端相连接；控制模块12的第四端(即图1中的C端)与泄放模块11的第三端相连接；控制模块12用于基于检测模块10的检测结果控制泄放模块11导通或关闭。
上述静电保护电路在达到所需的静电保护效果的前提下具有较小的RC时间常数，静电保护电路的面积较小，不会占用较多的设计空间。
在一个示例中，所检测模块10包括：电容C1，电容C1的第一端作为检测模块10的第一端，电容C1的第一端连接第一电压VDD，电容C1的第二端作为检测模块10的第三端；电阻R1，电阻R1的第一端连接电容C1的第二端，电阻R1的第二端作为检测模块10的第二端。
具体的，电容C1可以包括但不仅限于金属-介电层-金属电容或MOS电容；电阻R1可以包括但不仅限于多晶硅电阻或掺杂区电阻。
在一个示例中，泄放模块11可以包括泄放晶体管MESD，泄放晶体管MESD可以为NMOS管。泄放晶体管MESD的漏极作为泄放模块11的第一端连接第一电压VDD，泄放晶体管MESD的源极作为泄放模块11的第二端连接第二电压VSS，泄放晶体管MESD的栅极作为泄放模块11的第三端与控制模块12的第四端相连接。
在一个示例中，控制模块12包括正反馈回路，正反馈回路包括一个反相器及一个PMOS管。
在一个示例中，控制模块12包括：第一反相器121，第一反相器121的第一端作为控制模块12的第三端，第一反相器121的第一端与检测模块10的第三端相连接，第一反相器121的第二端连接第二电压VSS；第二反相器122，第二反相器122的第一端与第一反相器121的第四端相连接，第二反相器122的第二端连接第二电压VSS，第二反相器122的第三端连接第一电压VDD；第一PMOS管MP1，第一PMOS管MP1的栅极与第二反相器122的第四端相连接；第一PMOS管MP1的源极连接第一电压VDD；第一PMOS管MP1的漏极与第一反相器121的第三端相连接；其中，第一PMOS管MP1与第二反相器122构成正反馈回路。
在一个示例中，第一反相器121包括第二PMOS管MP2及第二NMOS管MN2；第二PMOS管MP2的栅极与第二NMOS管MN2的栅极相连接共同作为控制模块12的第三端，第二PMOS管MP2的源极与第一PMOS管MP1的漏极相连接，第二PMOS管MP2的漏极与第二NMOS管MN2的漏极相连接共同作为第一反相器121的第四端(即图1中的B端)；第二NMOS管MN2的源极作为第一反相器121的第二端。
在一个示例中，第二反相器122包括第三PMOS管MP3及第三NMOS管MN3；第三PMOS管MP3的栅极与第三NMOS管MN3的栅极相连接共同作第二反相器122的第一端，第三PMOS管MP3的源极作为第二反相器122的第三端，第三PMOS管MP3的源极与第一PMOS管MP1的源极共同作为控制模块12的第一端连接第一电压VDD，第三PMOS管MP3的漏极与第三NMOS管MN3的漏极相连接共同作为第二反相器122的第四端，第三NMOS管MN3的源极作为第二反相器122的第二端。
在一个示例中，静电保护电路还包括下拉电阻R2，下拉电阻R2的第一端与第二反相器122的第四端相连作为控制模块12的第四端，下拉电阻R2的第二端连接第二电压VSS，下拉电阻R2的第二端与第一反相器121的第二端及第二反相器122的第二端共同构成控制模块12的第二端。
具体的，电阻R2可以包括但不仅限于多晶硅电阻或掺杂区电阻。
图1所示的静电保护电路的工作原理为：在静电发生时，检测模块10的第三端(即图1中的A端)通过电容C1被耦合为高电平，第二NMOS管MN2导通，经过第二NMOS管MN2之后，第一反相器121的第四端(即图1中的B端)为低电平，第三PMOS管MP3导通，控制模块12的第四端(即图1中的C端)电压升高，泄放晶体管MESD开始导通泄放静电电流；控制模块12第四端电压的升高会导致第一PMOS管的导通变弱，进而使得第一反相器121的第四端电压进一步降低并进一步提高泄放晶体管MESD的栅极电压，这样的正反馈方式可以加速静电泄放的速度。经过一定时间后，当检测模块10的第三端被电阻R1放电电压变低时，第二NMOS管MN2关掉，第二PMOS管MP2导通，但由于控制模块12的第四端仍为高电平，第一PMOS管MP1关掉，第三NMOS管MN3导通，因此，经过第一PMOS管MP1及第三NMOS管MN3的反馈能够保证第一反相器121的第四端仍为低电平，从而确保控制模块12的第四端保持为高电平，使得静电泄放的时间变长，从而保证泄放晶体管MESD的导通速度及静电泄放能力，从而使得静电保护电路的RC时间常数可以变小，而RC时间常数变小又可以使得静电保护电路的尺寸变小，从而使得静电保护电路占用的设计空间变小。
在另一个示例中，正反馈回路包括一个反相器、一个PMOS管及一个NMOS管。具体的，如图2a所示，相较于图1的静电保护电路，本示例中的静电保护电路在图1的静电保护电路的基础上还包括第一NMOS管MN1，第一NMOS管MN1的栅极与第二反相器122的第四端相连接，具体的，第一NMOS管MN1的栅极与第三PMOS管MP3的漏极以及所述第三NMOS管MN3的漏极相连接，第一NMOS管MN1的漏极与第一反相器121的第四端相连接，第一NMOS管MN1的源极连接第二电压VSS，第一NMOS管MN1的源极与第二NMOS管MN2的源极及第三NMOS管MN3的源极共同作为控制模块12的第二端。其中，第一PMOS管MP1、第一NMOS管MN1与第二反相器122构成正反馈回路。
图2a中所示的静电保护电路的工作原理为：在静电发生时，检测模块10的第三端(即图2a中的A端)通过电容C1被耦合为高电平，第二NMOS管MN2导通，经过第二NMOS管MN2之后，第一反相器121的第四端(即图2a中的B端)为低电平，第三PMOS管MP3导通，控制模块12的第四端(即图2a中的C端)为高电平，泄放晶体管MESD导通泄放静电电流；控制模块12第四端电压的升高会导致第一PMOS管的导通变弱，同时使得第一NMOS管MN1导通，这样可以进一步加快对第一反相器121的第四端电位的下拉，使得第一反相器121的第四端电压更快地降低并进一步提高泄放晶体管MESD的栅极电压，这样的正反馈方式可以加速静电泄放的速度。经过一定时间后，当检测模块10的第三端被电阻R1放电电压变低时，第二NMOS管MN2关掉，第二PMOS管MP2导通，但由于控制模块12的第四端仍为高电平，第一PMOS管MP1关掉，第一NMOS管MN1导通，第一NMOS管MN1导通可以将第一反相器121的第四端的电平拉低，使得第一反相器121的第四端的电平进一步降低，因此，经过第一PMOS管MP1、第三NMOS管MN3及第一NMOS管MN1的反馈能够保证第一反相器121的第四端仍为低电平，从而确保控制模块12的第四端保持为高电平，使得静电泄放的时间相对于图1所示静电保护电路变长。进一步，通过对MN3设置合适的尺寸，例如增加第一NMOS管MN1的沟道宽度，可以使得第一反向器121的第四端在静电泄放过程中始终维持低电平，直到静电荷泄放完毕，从而保证泄放晶体管MESD的导通速度及静电泄放能力，使得静电保护电路的RC时间常数可以变小，而RC时间常数变小又可以使得静电保护电路的尺寸变小，从而使得静电保护电路占用的设计空间变小。
当然，在其他示例中，正反馈回路包括一个反相器及一个NMOS管；具体的，如图2b所示，本示例中的静电保护电路也可以相较于图2a为去除了第一PMOS管MP1，该示例中的其他电路结构均与图2a中对应的结构相同，此处不再累述。该示例中，第一NMOS管MN1与第二反相器122构成正反馈回路。
图2b中所示的静电保护电路的工作原理为：在静电发生时，检测模块10的第三端(即图2b中的A端)通过电容C1被耦合为高电平，第二NMOS管MN2导通，经过第二NMOS管MN2之后，第一反相器121的第四端(即图2b中的B端)为低电平，第三PMOS管MP3导通，控制模块12的第四端(即图2b中的C端)为高电平，泄放晶体管MESD导通泄放静电电流；控制模块12第四端电压的升高会使得第一NMOS管MN1导通，这样可以加快对第一反相器121的第四端电位的下拉，使得第一反相器121的第四端电压更快地降低并进一步提高泄放晶体管MESD的栅极电压，这样的正反馈方式可以加速静电泄放的速度。经过一定时间后，当检测模块10的第三端被电阻R1放电电压变低时，第二NMOS管MN2关掉，第二PMOS管MP2导通，但由于控制模块12的第四端仍为高电平，第一NMOS管MN1导通，第一NMOS管MN1导通可以将第一反相器121的第四端的电平拉低，使得第一反相器121的第四端的电平进一步降低，因此，经过第三NMOS管MN3及第一NMOS管MN1的反馈能够保证第一反相器121的第四端仍为低电平，从而确保控制模块12的第四端保持为高电平，从而保证泄放晶体管MESD的导通速度及静电泄放能力，从而使得静电保护电路的RC时间常数可以变小，而RC时间常数变小又可以使得静电保护电路的尺寸变小，从而使得静电保护电路占用的设计空间变小。
请参阅图3，本发明还提供一种全芯片静电保护电路，包括：如图1所示的静电保护电路；核心电路13，核心电路13的第一端连接第一电压VDD，核心电路13的第二端连接第二电压VSS；核心电路13可以为现有任意一种需要进行静电保护的电路，其具体结构此次不再累述；第一二极管Dp1，第一二极管Dp1的正极与核心电路13的信号输入端(即图3中的Input端)相连接，第一二极管Dp1的负极连接第一电压VDD；第二二极管DN1，第二二极管DN1的正极连接述第二电压VSS，第二二极管DN1的负极与核心电路13的信号输入端相连接；第三二极管Dp2，第三二极管Dp2的正极与核心电路13的信号输出端(即图3中的Output端)相连接，第三二极管Dp2的负极连接第一电压VDD；第四二极管DN2，第四二极管DN2的正极连接第二电压VSS，第四二极管DN2的负极与核心电路13的信号输出端相连接。
请参阅图4，本发明还提供一种全芯片静电保护电路，包括：如图2a所示的静电保护电路；核心电路13，核心电路13的第一端连接第一电压VDD，核心电路13的第二端连接第二电压VSS；核心电路13可以为现有任意一种需要进行静电保护的电路，其具体结构此次不再累述；第一二极管Dp1，第一二极管Dp1的正极与核心电路13的信号输入端(即图3中的Input端)相连接，第一二极管Dp1的负极连接第一电压VDD；第二二极管DN1，第二二极管DN1的正极连接述第二电压VSS，第二二极管DN1的负极与核心电路13的信号输入端相连接；第三二极管Dp2，第三二极管Dp2的正极与核心电路13的信号输出端(即图3中的Output端)相连接，第三二极管Dp2的负极连接第一电压VDD；第四二极管DN2，第四二极管DN2的正极连接第二电压VSS，第四二极管DN2的负极与核心电路13的信号输出端相连接。
当然，在其他实施例中，本发明还提供一种全芯片静电保护电路，本实施中所述的全芯片静电保护电路与图4中所示的全芯片静电保护电路大致相同，二者的区别仅在于：图4中所示的全芯片静电保护电路中的静电保护电路为图2a中所示的静电保护电路，而本实施例中的全芯片保护电路中的静电保护电路为图2b中所示的静电保护电路。
如图3及图4所示的全芯片静电保护电路具有四种压力模式的静电保护，四种压力模式分别为PD模式(PD-mode)、ND模式(ND-mode)、NS模式(NS-mode)及PS模式(PS-mode)；其中，在PD模式下全芯片静电保护电路经由第一二极管Dp1或第三二极管Dp2泄放静电电流；ND模式下全芯片静电保护电路经由第二二极管DN1、第四二极管DN2及泄放晶体管MESD泄放静电电流；NS模式下全芯片静电保护电路经由第二二极管DN1及第四二极管DN2泄放静电电流；PS模式下全芯片静电保护电路经由第一二极管Dp1或第三二极管Dp2及泄放晶体管MESD泄放静电电流。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种静电保护电路，其特征在于，包括：
检测模块，所述检测模块的第一端连接第一电压，所述检测模块的第二端连接第二电压；所述检测模块用于检测所述第一电压的类型，并将检测结果经由所述检测模块第三端输出；
泄放模块，所述泄放模块的第一端连接所述第一电压，所述泄放模块的第二端连接所述第二电压；
控制模块，所述控制模块的第一端连接所述第一电压，所述控制模块的第二端连接所述第二电压，所述控制模块的第三端与所述检测模块的第三端相连接；所述控制模块的第四端与所述泄放模块的第三端相连接；所述控制模块用于基于所述检测模块的检测结果控制所述泄放模块导通或关闭；所述控制模块包括：
第一反相器，所述第一反相器的第一端作为所述控制模块的第三端，所述第一反相器的第二端连接所述第二电压；
第二反相器，所述第二反相器的第一端与所述第一反相器的第四端相连接，所述第二反相器的第二端连接所述第二电压，所述第二反相器的第三端连接所述第一电压；
第一PMOS管和/或第一NMOS管，所述第一PMOS管的栅极与所述第二反相器的第四端相连接；所述第一PMOS管的源极连接第一电压，所述第一PMOS管的源极与所述第二反相器的第三端共同作为所述控制模块的第一端，所述第一PMOS管漏极与所述第一反相器的第三端相连接；所述第一NMOS管的栅极与所述第二反相器的第四端相连接，所述第一NMOS管的漏极与所述第一反相器的第四端相连接，所述第一NMOS管的源极连接所述第二电压；其中，
所述第一PMOS管和/或所述第一NMOS管与所述第二反相器构成正反馈回路。
2.根据权利要求1所述的静电保护电路，其特征在于，所述检测模块包括：
电容，所述电容的第一端作为所述检测模块的第一端，所述电容的第二端作为所述检测模块的第三端；
电阻，所述电阻的第一端连接所述电容的第二端，所述电阻的第二端作为所述检测模块的第二端。
3.根据权利要求2所述的静电保护电路，其特征在于，所述电容包括金属-介电层-金属电容或MOS电容，所述电阻包括多晶硅电阻或掺杂区电阻。
4.根据权利要求1所述的静电保护电路，其特征在于，所述泄放模块包括泄放晶体管。
5.根据权利要求4所述的静电保护电路，其特征在于，所述泄放晶体管包括NMOS管，所述泄放晶体管的漏极作为所述泄放模块的第一端，所述泄放晶体管的源极作为所述泄放模块的第二端，所述泄放晶体管的栅极作为所述泄放模块的第三端。
6.根据权利要求1至5中任一项所述的静电保护电路，其特征在于，
所述第一反相器包括第二PMOS管及第二NMOS管；所述第二PMOS管的栅极与所述第二NMOS管的栅极相连接共同作为所述控制模块的第三端，所述第二PMOS管的源极与所述第一PMOS管的漏极相连接，所述第二PMOS管的漏极与所述第二NMOS管的漏极相连接共同作为所述第一反相器的第四端；所述第二NMOS管的源极作为所述第一反相器的第二端；
所述第二反相器包括第三PMOS管及第三NMOS管；所述第三PMOS管的栅极与所述第三NMOS管的栅极相连接共同作为所述第二反相器的第一端，所述第三PMOS管的源极作为所述第二反相器的第三端，所述第三PMOS管的源极与所述第一PMOS管的源极共同作为所述控制模块的第一端，所述第三PMOS管的漏极与所述第三NMOS管的漏极相连接共同作为所述第二反相器的第四端，所述第三NMOS管的源极作为所述第二反相器的第二端。
7.根据权利要求6所述的静电保护电路，其特征在于，所述静电保护电路还包括下拉电阻，所述下拉电阻的第一端与所述第二反相器的第四端作为所述控制模块的第四端，所述下拉电阻的第二端连接第二电压，所述下拉电阻的第二端与所述第一反相器的第二端及所述第二反相器的第二端共同构成所述控制模块的第二端。
8.根据权利要求7所述的静电保护电路，其特征在于，所述下拉电阻包括多晶硅电阻或掺杂区电阻。
9.一种全芯片静电保护电路，其特征在于，包括：
如权利要求1至8中任一项所述的静电保护电路；
核心电路，所述核心电路的第一端连接所述第一电压，所述核心电路的第二端连接所述第二电压；
第一二极管，所述第一二极管的正极与所述核心电路的信号输入端相连接，所述第一二极管的负极连接所述第一电压；
第二二极管，所述第二二极管的正极连接所述第二电压，所述第二二极管的负极与所述核心电路的信号输入端相连接；
第三二极管，所述第三二极管的正极与所述核心电路的信号输出端相连接，所述第三二极管的负极连接所述第一电压；
第四二极管，所述第四二极管的正极连接所述第二电压，所述第四二极管的负极与所述核心电路的信号输出端相连接。
10.根据权利要求9所述的全芯片静电保护电路，其特征在于，所述全芯片静电保护电路具有四种压力模式的静电保护。
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