CN102208408B

CN102208408B - 栅驱动晶闸管以及静电保护电路

Info

Publication number: CN102208408B
Application number: CN201010144064.0A
Authority: CN
Inventors: 单毅
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2010-03-31
Filing date: 2010-03-31
Publication date: 2014-12-17
Anticipated expiration: 2030-03-31
Also published as: CN102208408A

Abstract

本发明提供了栅驱动晶闸管电路以及静电保护电路，所述栅驱动晶闸管电路包括：晶闸管，包括阳极、阴极以及控制栅；栅驱动电路，包括RC耦合回路、反相器电路以及反馈PMOS；所述RC耦合回路耦接于晶闸管的阳极以及阴极；所述反相器电路的输入端与RC耦合回路的耦合中点连接，输出端与晶闸管的控制栅连接；所述反相器电路包括至少两级串接的反相器单元，各反相器单元的高位端连接至晶闸管的阳极，低位端连接至晶闸管的阴极；所述反馈PMOS的栅极连接至反相器电路的输出端，漏极连接至反相器电路中最后一级反相器单元的输入端，源极连接至晶闸管的阳极。本发明的栅驱动晶闸管可以避免产生误触发现象，满足精密电路释放静电的需求。

Description

栅驱动晶闸管以及静电保护电路

技术领域

本发明涉及集成电路静电保护电路设计领域，尤其涉及一种栅驱动晶闸管以及静电保护电路。

背景技术

可控硅整流器件(Silicon-Controlled Rectifier，SCR)又被称为晶闸管，其特点在于，晶闸管的阴极与阳极之间在正常情况下并不能导通，而需要在控制极上加入正向触发脉冲，一旦晶闸管导通形成稳定电流后，即使撤除控制极上的外置电压也能够持续导通，直至阴极与阳极之间的电流小于维持导通的最小电流(称为维持电流)，晶闸管才会自行关断。在实际电路应用中，具体的晶闸管电路还可以将控制极省略，仅通过阳极以及阴极之间的偏置电压控制晶闸管的开启与关闭，称为二极晶闸管。

在集成电路CMOS技术中，晶闸管被经常使用于静电保护电路以防止静电破坏(ESD)，通常将晶闸管的阴极以及阳极耦接至静电保护电路中，正常工作情况下，晶闸管两极的电势差不超过其触发电压，晶闸管不导通，而在产生ESD静电脉冲时，由于ESD静电脉冲具有大电压，高能量的特性，因此很容易触发晶闸管导通，从而经由晶闸管释放，实现静电保护的目的。

图2提供了一种现有晶闸管的剖面结构，包括：

P型衬底100；位于P型衬底100内且相邻的N阱101以及P阱102；位于N阱101表面的第一N+型注入区201、第一P+型注入区202；位于P阱102表面的第二N+型注入区204、第二P+型注入区205；形成于P阱102上的NMOS晶体管，所述NMOS晶体管包括P阱102表面的控制栅300，位于控制栅300两侧P阱102内的N+型连接区203以及第二N+型注入区204，所述N+型连接区203还与N阱101电连接；所述上述各注入区以及连接区之间通过浅沟槽隔离(STI)700绝缘隔离。其中第一N+型注入区201与第一P+型注入区202相连接作为晶闸管的阳极；第二N+型注入区204与第二P+型注入区205相连接作为晶闸管的阴极；而NMOS晶体管的控制栅300置于低于阈值电压使得NMOS晶体管常闭，即N+型连接区203与第二N+型注入区204之间不形成导电沟道。

图2为上述晶闸管的等效电路图，结合图1以及图2所示，N阱101、P阱102以及第二N+型注入区204构成NPN型三极管T2，其中根据注入浓度的差异可知，P阱102与第二N+型注入区204构成的PN结为发射极；同理第一P+型注入区202、N阱101以及P阱102构成PNP型三极管T1，其中根据注入浓度差异可推断，第一P+型注入区202与N阱101构成的PN界面为发射极。由于相邻的同掺杂类型的区域之间可以视为电连接，因此所述晶闸管的等效电路连接如下：NPN型三极管T2的发射极连接晶闸管的阴极，基极连接PNP型三极管T1的集电极；而集电极经由N阱101的等效电阻R_nwell连接晶闸管的阳极；同时PNP型三极管T1的基极连接NPN型三极管T2的集电极，发射极连接晶闸管的阳极，集电极经由P阱102的等效电阻R_pwell也连接至晶闸管的阳极。NPN型三极管T2与PNP型三极管T1构成了典型的晶闸管结构。在阳极与阴极之间外加正向偏置电压并超过触发值时，所述偏置电压需在N阱以及P阱间反相击穿，使得上述等效三极管T1以及三极管T2产生发射极电流，进而能够在晶闸管中形成稳定电流，而无需另行设置控制极。当上述偏置电压逐渐减小，使得阳极、阴极之间的电流也逐渐减小小于维持电流，晶闸管随之关闭。上述晶闸管工作时，控制栅300一直处于固定电位，NMOS晶体管常闭并未起到作用，实际上调整控制栅300的电位大小，使得NMOS晶体管中N+型连接区203以及第二N+型注入区204之间产生导电沟道，进而形成漏电流，有助于促进晶闸管的导通。也即可以通过调整控制栅300的电位，在一定范围内能够调整晶闸管的触发电压。通常为了满足静电释放的需求，晶闸管的触发电压在允许的范围内(大于正常工作时阴、阳极之间的电势差)应当尽可能的小，可以使得产生静电破坏时响应更为灵敏，栅驱动晶闸管应予而生。

以图1所示二极晶闸管结构为基础，图3提供了一种现有的栅驱动晶闸管。如图3所示，在晶闸管的阳极以及阴极之间耦接RC耦合回路，其中电容C连接阳极而电阻R连接阴极，所述RC耦合回路的中点连接所述NMOS晶体管的控制栅300。上述栅驱动晶闸管的原理如下所述：在正常工作时，晶闸管关闭，RC耦合回路的中点的电位与阴极相同；在发生了ESD静电破坏后，假设ESD静电脉冲产生于阳极，将阴极接地，需要将所述ESD静电脉冲从以及释放。此时阳极的电位由于ESD静电脉冲将瞬间升高至一个较高电位，RC耦合回路将响应上述阳极的电位变化，使得RC耦合回路的中点也瞬间耦合至较高电位，导致NMOS晶体管的控制栅300电位也被抬高；在NMOS晶体管的控制栅300底部的P阱102内、N+型连接区203与第二N+型注入区204之间将形成导电沟道，产生漏电流，上述漏电流等效于晶闸管电路中的三极管T2的发射极电流，有助于晶闸管的触发导通，即等效于降低了晶闸管的触发电压。

现有的栅驱动晶闸管存在如下问题：虽然RC耦合回路能够响应阳极的电位变化，抬高栅极电位促进晶闸管导通，较为灵敏地响应静电脉冲。但在某些应用场合，阳极的电位变化是电路正常工作时的自身需要。例如在快速电位拉升(fast power-up)时，如果阳极的电位变化趋势与静电脉冲相同，虽然相较于静电脉冲，上述趋势变化幅度较小，变化时间较长，但对于简单的RC耦合回路，很难将正常工作时的快速电位拉升与静电释放时的ESD静电脉冲两种情况区分开。此时所述栅驱动晶闸管，便容易产生误触发导通现象。上述栅驱动晶闸管的误触发导通现象将造成正常工作时，阳极与阴极之间短路，产生逻辑错误，甚至损坏与栅驱动晶闸管耦合的其他相关电路。

发明内容

本发明解决的问题是提供一种栅驱动晶闸管，具有触发电压低，响应灵敏准确的特点，解决现有栅驱动晶闸管容易误触发的问题。

本发明提供的一种栅驱动晶闸管，包括：

晶闸管，包括阳极、阴极以及控制栅；所述控制栅用于调整晶闸管的触发电压；

栅驱动电路，包括RC耦合回路、反相器电路以及反馈PMOS；

所述RC耦合回路耦接于晶闸管的阳极以及阴极；

所述反相器电路的输入端与RC耦合回路的耦合中点连接，输出端与晶闸管的控制栅连接；所述反相器电路包括至少两级串接的反相器单元，各反相器单元的高位端连接至晶闸管的阳极，低位端连接至晶闸管的阴极；

所述反馈PMOS的栅极连接至反相器电路的输出端，漏极连接至反相器电路中最后一级反相器单元的输入端，源极连接至晶闸管的阳极。

可选的，所述RC耦合回路中电阻连接晶闸管的阴极，电容连接晶闸管的阳极。所述反相器电路中包括偶数级的反相器单元。

可选的，所述RC耦合回路中电容连接晶闸管的阴极，电阻连接晶闸管的阳极。所述反相器电路中包括奇数级的反相器单元。

可选的，所述各反相器单元的规格相同。所述反相器单元为CMOS反相器。

本发明还提供了一种静电保护电路，包括静电发生端、栅驱动晶闸管、静电释放端；所述静电发生端通过栅驱动晶闸管与静电释放端连接，其中栅驱动晶闸管为前述提供的栅驱动晶闸管。

可选的，当所述静电发生端所产生的静电电势高于静电释放端，将所述栅驱动晶闸管的阳极连接至静电发生端，阴极连接至静电释放端；当所述静电发生端所产生的静电电势低于静电释放端，将所述栅驱动晶闸管的阴极连接至静电发生端，阳极连接至静电释放端。

可选的，将所述静电释放端接地。

与现有技术相比，本发明提供的栅驱动晶闸管具有以下优点：能够区分阳极的电位变化是ESD静电脉冲还是正常的电位升高，并与之响应；所述栅驱动晶闸管在ESD静电保护时能够低电压触发导通，而在阳极正常的电位升高情况下，可避免产生误触发现象，满足精密电路释放静电的需求。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其他目的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图并未按比例绘制，重点在于示出本发明的主旨。在附图中为清楚起见，放大了层和区域的尺寸。

图1为现有的一种晶闸管的剖面结构示意图；

图2为图1所示晶闸管的等效电路图；

图3为现有的一种栅驱动晶闸管的电路示意图；

图4为本发明所述栅驱动晶闸管第一实施例的电路示意图；

图5为本发明所述栅驱动晶闸管第二实施例的电路示意图；

图6为所述阳极在正常电位拉升时本发明各实施例与现有栅驱动晶闸管的控制栅电位对比示意图；

图7为所述阳极在ESD静电保护时本发明各实施例与现有栅驱动晶闸管的控制栅电位对比示意图。

具体实施方式

现有的栅驱动晶闸管由于不具备区分阳极的电位变化是正常的电位拉升还是ESD静电脉冲的能力，因此在正常工作过程中，阳极的电位变化容易产生误触发现象，进而导致阴阳极短路，损伤与栅驱动晶闸管耦接的相关电路。本发明提供的栅驱动晶闸管，则能够根据阳极电位变化的时间与幅度，判断是否是ESD静电保护状态，在ESD静电脉冲流过时，即使触发导通，释放静电荷，而在阳极电位处于正常工作变化时，抑制晶闸管开启导通，避免产生误触发现象，满足精密电路释放静电的需求。

本发明所述的栅驱动晶闸管，包括：

晶闸管，所述晶闸管包括阳极、阴极以及控制栅。所述晶闸管为二级晶闸管，在触发电压固定的情况下，阳极与阴极之间的电势差决定晶闸管的触发状态，而所述控制栅在一定范围内可以调整晶闸管的触发电压大小。

所述晶闸管的具体结构及工作原理详见背景技术中图1所提及的晶闸管；如图1所示，在通常情况下，如果NMOS晶体管中控制栅300的电位越高，第二N+型注入区204与第二P+型注入区205之间的漏电流就越大，也即等效三极管T2的发射极电流越大，更容易促进晶闸管的导通，可视为晶闸管的触发电压越低。上述过程对晶闸管触发电压的调整仅仅是辅助作用，而主要影响触发电压大小的则是各注入区、阱构成的结的击穿电压，因此控制栅300只能在一定范围内调整晶闸管的触发电压的大小。为简化讨论，本发明实施例对控制栅300上的电位进行控制，均处于对晶闸管触发电压的有效调整范围内。

栅驱动电路，包括RC耦合回路、反相器电路以及反馈PMOS；

所述RC耦合回路耦接于晶闸管的阳极以及阴极；

如果RC耦合回路中电阻连接晶闸管的阴极，电容连接晶闸管的阳极，则反相器电路中包括偶数级的反相器单元；如果RC耦合回路中电容连接晶闸管的阴极，电阻连接晶闸管的阳极，则反相器电路中包括奇数级的反相器单元。作为优选的方案，反相器单元可以采用CMOS反相器，且各级反相器单元规格相同。

下面结合具体实施例，对本发明所述栅驱动晶闸管的电路结构以及工作原理作进一步介绍。

第一实施例

如图4所示，本实施例所述的栅驱动晶闸管包括晶闸管以及栅驱动电路。其中栅驱动电路包括RC耦合回路10、反相器电路以及反馈PMOS 20。

所述RC耦合回路10中电阻R连接晶闸管的阴极，电容C连接晶闸管的阳极。所述反相器电路包括串接的第一级反相器单元31以及第二级反相器单元32，其中各反相器单元均为同种规格的CMOS反相器，高位端均与晶闸管的阳极连接，而低位端均与晶闸管的阴极连接。所述第一级反相器单元31的输入端即整个反相器电路的输入端，连接至RC耦合回路10的耦合中点a。所述第二级反相器单元32的输出端即整个反相器电路的输出端，连接至晶闸管的控制栅300。所述反馈PMOS 20的栅极连接至第二级反相器单元32的输出端，源极连接至晶闸管的阳极，漏极连接至第二级反相器单元32的输入端b。

下面结合图4、图6以及图7，对本实施例的工作原理做详细说明，同时在同等测试条件下，将现有栅驱动晶闸管和本实施例的进行效果比对。为简化讨论，将晶闸管的阴极接地。

当阳极的初始电位为0时，本实施例栅驱动晶闸管中各节点电位均为0，输出端也即控制栅300的电位也为0，整个栅驱动晶闸管处于关闭状态。

假设对阳极进行快速电位拉升(fastpower-up)测试，使得阳极的电位线性上升，电位拉升幅度0～3.3v，上升沿时间为60ns。

现有的栅驱动晶闸管中，由于RC耦合回路的耦合中点直接连接至控制栅300，上述阳极的电位拉升将导致控制栅300的电位也随之上升，基本趋势同步，因此如图6所示，在60ns附近，控制栅300的电位将达到最大电位1.56V，然后随着阳极电位稳定，RC耦合回路的耦合效果消失，耦合中点的电位降低，与阴极趋于一致，控制栅300的电位将随之降低。但在上述过程中，控制栅300的电位过高很可能会使得晶闸管的触发电压低于阳极与阴极的电势差，导致晶闸管误触发。

而本实施例的栅驱动晶闸管中，RC耦合回路的耦合中点a直接连接的是反相器电路的输入端，耦合中点a的电位在初始时，由于耦合效果而上升，但由于趋势相对缓慢，视为处于低电位。由于第一级反相器单元31中的PMOS、第二级反相器单元32中的PMOS以及反馈PMOS 20的栅极电位在初始时均为0，因此上述各PMOS均处于导通状态，将使得第二级反相器32的输入端b以及输出端均与晶闸管的阳极连通，所述输入端b以及输出端的电位也与晶闸管阳极的电位趋势同步上升，控制栅300连接在第二级反相器32的输出端上，因此其电位如图6所示，在初始阶段呈上升趋势。相对而言，如果阳极的电位变化速率较慢，上升沿较长，RC耦合电路中的耦合作用较弱，因此耦合中点a的电位上升速度要比与阳极直接连通的第二级反相器单元32的输入端b点的电位上升速率慢。因此随着晶闸管阳极的电位进一步上升，第二级反相器单元32的输入端b点将首先跳转为高电位状态，导致第二级反相器单元32的PMOS关闭而NMOS导通，使得第二级反相器单元32的输出端也即控制栅300与晶闸管阴极连通，从而拉低控制栅300的电位抑制其升高的趋势。如图6所示，控制栅300的电位在经过初期的上升趋势后减缓升高进而回落，上述控制栅300电位的回落过程，将使得反馈PMOS的导通能力进一部增强，促进b点的电位与晶闸管阳极同步上升，进一步提高控制栅300的电位回落速度，最终控制栅300迅速回落至0电位。从图6中所示，本实施例中控制栅300的电位在20ns附近就已经到达最高值0.33V。相对于现有的栅驱动晶闸管，本实施例中，控制栅300的电位上升趋势减缓的较快并迅速回落至0电位，其最大电位值较低，大大降低了晶闸管误触发导通的可能性。

假设对阳极进行正向ESD静电脉冲测试，所述ESD静电脉冲同样使得阳极的电位线性上升，但电位拉升幅度较大0～5.0v，上升沿时间仅为10ns。

现有的栅驱动晶闸管中，RC耦合回路的耦合中点直接连接至控制栅300，由于耦合作用的局限性，控制栅300所能达到的最大电位应当小于阳极的最大电位值，其上升趋势基本与阳极基本同步，如图7所示，在10ns附近，控制栅300的电位达到最大值4.0V，然后逐渐回落。

在本实施例电路中，由于RC耦合效果与阳极的电位变化速率有关，随着阳极受到大能量短上升沿的ESD静电脉冲的影响，RC耦合回路中的耦合中点a的电位也将迅速处于高电位状态，且持续时间较长，第一级反相器单元31中的PMOS关闭而NMOS迅速导通，使得b点与阴极连通，持续拉低b点的电位。另一方面b点电位降低后，将促进第二级反相器单元32的PMOS的导通能力，抬高第二级反相器单元32的输出端的电位，进而导致反馈PMOS的导通能力减弱最终关闭，进一步降低b点电位。经过上述负向反馈过程的影响，b点电位将很快回落至0电位，而第二级反相器单元32的输出端也即控制栅300的电位则由于RC耦合中点的电位持续作用，也将持续处于高电位状态，由于第二级反相器单元32的PMOS导通，因此上述控制栅300的高电位状态时将与阳极的电位大小保持一致，直至a点RC耦合效果的消失，电位回落至0电位后，b点电位再次升高，控制栅300的电位才会回落。如图7所示，在ESD静电脉冲测试时，控制栅300的电位在10ns时到达最大值5.0V，并持续至30ns才回落至0电位。相比现有的栅驱动晶闸管，由于控制栅300能够达到更高的电位，因此理论上可以使得降低晶闸管触发电压的效果更佳。

第二实施例

如图5所示，本实施例所述的栅驱动晶闸管包括晶闸管以及栅驱动电路。其中栅驱动电路包括RC耦合回路10、反相器电路以及反馈PMOS 20。

所述RC耦合回路10中电容C连接晶闸管的阴极，电阻R连接晶闸管的阳极。所述反相器电路包括串接的第一级反相器单元41、第二级反相器单元42、第三级反相器单元43，其中各反相器单元均为同种规格的CMOS反相器，高位端均与晶闸管的阳极连接，而低位端均与晶闸管的阴极连接。所述第一级反相器单元41的输入端即整个反相器电路的输入端，连接至RC耦合回路10的耦合中点a。所述第三级反相器单元43的输出端即整个反相器电路的输出端，连接至晶闸管的控制栅300。所述反馈PMOS 20的栅极连接至第三级反相器单元43的输出端，源极连接至晶闸管的阳极，漏极连接至第三反相器单元43的输入端b。

与第一实施例不同，本实施例中RC耦合回路的电阻以及电容与晶闸管的阳极以及阴极连接与第一实施例相反，因此在阳极进行电位拉升或者ESD静电脉冲测试时，耦合中点a的电位变化趋势与第一实施例相反，因此本实施例，实质上在第一实施例，反相器电路中增加一级反相器单元，使得最后一级反相器单元也即第三反相器单元43的输入端b点的电位变化趋势与第一实施例相同。而由于反馈PMOS 20与最后一级反相器单元的接法保持不变。因此所述控制栅300上的电位，应当可以在上述两种测试过程中，取得与第一实施例基本相同的变化趋势。本发明领域技术人员，应当可以根据第一实施例内容，推出本实施例的工作原理，此处不再赘述。

上述两实施例中，为简化电路结构，并消除电路延迟的影响，所述反相器电路分别选取了最少级的反相器单元作为优选方案。但在排除反相器单元自身延迟可能导致电路产生功能错误的情况下，其他偶数级或奇数级的反相器电路，均可以应用至本发明实施例中，特此说明。

基于上述栅驱动晶体管，本发明还提供了一种静电保护电路，包括静电发生端、栅驱动晶闸管、静电释放端；所述静电发生端通过栅驱动晶闸管与静电释放端连接，其中栅驱动晶闸管为前述提供的栅驱动晶闸管。

根据静电发生端所产生的静电荷类型，导致静电发生端与静电释放端的电势高低差别，所述栅驱动晶闸管的优选连接方式也有所差异。当所述静电发生端所产生的静电电势高于静电释放端，将所述栅驱动晶闸管的阳极连接至静电发生端，阴极连接至静电释放端；当所述静电发生端所产生的静电电势低于静电释放端，将所述栅驱动晶闸管的阴极连接至静电发生端，阳极连接至静电释放端。通常将所述静电释放端接地，使得静电荷通过地线释放。

本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims

1.一种栅驱动晶闸管电路，其特征在于，包括：

栅驱动电路，包括RC耦合回路、反相器电路以及反馈PMOS；

所述RC耦合回路耦接于晶闸管的阳极以及阴极；

所述反馈PMOS的栅极连接至反相器电路的输出端，漏极连接至反相器电路中最后一级反相器单元的输入端，源极连接至晶闸管的阳极；

随着晶闸管阳极电位的上升，最后一级反相器单元的输入端首先跳转为高电位状态，导致最后一级反相器单元的PMOS关闭而NMOS导通，使得最后一级反相器单元的输出端与晶闸管阴极连通。

2.如权利要求1所述的栅驱动晶闸管电路，其特征在于，所述RC耦合回路中电阻连接晶闸管的阴极，电容连接晶闸管的阳极。

3.如权利要求2所述的栅驱动晶闸管电路，其特征在于，所述反相器电路中包括偶数级的反相器单元。

4.如权利要求1所述的栅驱动晶闸管电路，其特征在于，所述RC耦合回路中电容连接晶闸管的阴极，电阻连接晶闸管的阳极。

5.如权利要求4所述的栅驱动晶闸管电路，其特征在于，所述反相器电路中包括奇数级的反相器单元。

6.如权利要求1所述的栅驱动晶闸管电路，其特征在于，所述各反相器单元的规格相同。

7.如权利要求1所述的栅驱动晶闸管电路，其特征在于，所述反相器单元为CMOS反相器。

8.一种静电保护电路，其特征在于，包括静电发生端、栅驱动晶闸管电路、静电释放端；所述静电发生端通过栅驱动晶闸管电路与静电释放端连接，其中栅驱动晶闸管电路为权利要求1所述栅驱动晶闸管电路。

9.如权利要求8所述的静电保护电路，其特征在于，当所述静电发生端所产生的静电电势高于静电释放端，将所述栅驱动晶闸管电路的阳极连接至静电发生端，阴极连接至静电释放端；当所述静电发生端所产生的静电电势低于静电释放端，将所述栅驱动晶闸管电路的阴极连接至静电发生端，阳极连接至静电释放端。

10.如权利要求8所述的静电保护电路，其特征在于，将所述静电释放端接地。