CN102054837A - 双向晶闸管以及静电保护电路 - Google Patents
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Abstract
本发明提供了双向晶闸管以及静电保护电路,其中双向晶闸管包括:P型半导体衬底;形成于半导体衬底内的第一N阱、P阱以及第二N阱;所述P阱分别与第一N阱以及第二N阱相邻;形成于第一N阱内且相互隔离的第一N+型注入区、第一P+型注入区,形成于第二N阱内且相互隔离的第二N+型注入区、第二P+型注入区;所述第一N+型注入区与第一P+型注入区连接阳极,第二N+型注入区与第二P+型注入区连接阴极;形成于P阱上的NMOS晶体管,所述NMOS晶体管的源区、漏区形成于栅极两侧的P阱内,且分别与第一N阱以及第二N阱连接。本发明晶闸管具有双向导电的能力,且触发电压较低,使得静电保护电路具有较强的静电保护能力。
Description
技术领域
本发明涉及集成电路静电保护电路设计领域,尤其涉及一种用于静电保护电路的超低压双向晶闸管。
背景技术
可控硅整流器件(Silicon-Controlled Rectifier,SCR)又被称为晶闸管,其特点在于,晶闸管的阴极与阳极之间在正常情况下并不能导通,而需要在控制极上加入正向触发脉冲,一旦晶闸管导通形成稳定电流后,即使撤除控制极上的外置电压也能够持续导通,直至阴极与阳极之间的电流小于维持导通的最小电流(称为维持电流),晶闸管才会自行关断。
在集成电路CMOS技术中,晶闸管被经常使用于静电保护电路(ESD),为了满足静电释放的需求,所述晶闸管的触发电压应当尽可能的小,因此超低压双向晶闸管(UBSCR)应运而生,该器件可以在极低的触发电压下工作,并且具有高抗静电压的能力。
如图1所示,为一种典型的ESD静电保护电路的电路原理图,待保护器件4通过静电释放端3释放自身静电电荷,第一晶闸管1以及第二晶闸管2可以采用相同规格的双向晶闸管,其中第一晶闸管1的阳极与高位电源线Vdd连接,阴极与静电释放端3连接;第二晶闸管2的阳极与静电释放端3连接,而阴极与低位电源线Vss连接。因此无论静电释放端3上的电势位如何,均可以经由两个晶闸管向高位电源线Vdd或者低位电源线Vss释放静电电荷。
所述第一晶闸管1以及第二晶闸管2中,阳极、阴极仅仅表示晶闸管的输入输出电极,而并不限定晶闸管中的电流流向。此外在电路正常工作时一般将低位电源线Vss接地,以便固定电势位。
再如图1所示,根据静电释放时,不同电势位的静电释放端3向高位电源线Vdd以及低位电源线Vss的电流流向不同,所述双向晶闸管可以定义出四种工作模式,其中第一晶闸管1工作于ND或者PD模式,而第二晶闸管2工作于PS或者NS模式。
图2提供了一种现有的晶闸管的剖面结构,包括:
P型衬底100;位于P型衬底100内且相邻的N阱101以及P阱102;位于N阱101表面的第一N+型注入区201、第一P+型注入区202;位于P阱102表面的第二N+型注入区204、第二P+型注入区205;横跨于N阱101以及P阱102表面的N+型连接区203;上述各注入区以及连接区之间通过浅沟槽隔离(STI)700绝缘隔离。其中第一N+型注入区201与第一P+型注入区202相连接作为晶闸管的阳极;第二N+型注入区204作为晶闸管的阴极;而第二P+型注入区205接地。当应用于图1所示ESD保护电路时,可以将第二P型注入区205与低位电压源Vss连接。
图3为上述晶闸管的等效电路图,结合图3以及图2所示,N阱101、P阱102以及第二N+型注入区204构成NPN型三极管T2,其中根据注入浓度的差异可知,P阱102与第二N+型注入区204构成的PN结为发射极;同理第一P+型注入区202、N阱101以及P阱102构成PNP型三极管T1,其中根据注入浓度差异可推断,第一P+型注入区202与N阱101构成的PN界面为发射极。由于相邻的同掺杂类型的区域之间可以视为电连接,因此所述晶闸管的等效电路连接如下:NPN型三极管T2的发射极连接晶闸管的阴极,基极连接PNP型三极管T1的集电极;而集电极经由N阱101的等效电阻Rnwell连接晶闸管的阳极;同时PNP型三极管T1的基极连接NPN型三极管T2的集电极,发射极连接晶闸管的阳极,集电极经由P阱102的等效电阻Rpwell连接地。NPN型三极管T2与PNP型三极管T1构成了典型的晶闸管结构。在阳极与阴极之间外加正向偏置电压并超过触发值,所述偏置电压需在N阱以及P阱间形成反向击穿电流,从而才能够在晶闸管中形成稳定电流,而无需另行设置控制极。
将图3所示晶闸管应用至图1所示ESD静电保护电路中,即第一晶闸管1以及第二晶闸管2均采用图3所示晶闸管电路,下面分别描述不同静电测试情况下,晶闸管四种工作模式的原理。由于Vss为接地,因此图3中PNP型三极管T1的集电极可以等效于通过电阻Rpwell连接至低位电源线Vss。
对于静电测试而言,只有正负两端,而这两端也是ESD测试模式下整个电路的最高和最低电势位,对应于晶闸管可以阳极高也可以阴极高。
在PD模式下,将静电释放端3的电势位接正向静电脉冲,而高位电源线Vdd接零电位,对于第一晶闸管1,由于阳极和阴极反向偏置,晶闸管不工作,而仅通过第二N+型注入区204、P阱102和N+型连接区203形成的寄生NPN型三极管导通放电,放电电流极小。
在ND模式下,将静电释放端3的电势位接负向静电脉冲,而高位电源线Vdd接零电位,对于第一晶闸管1,阳极和阴极正向偏置,构成晶闸管导通放电机制,具有极大的放电电流。
在PS模式下,将静电释放端3的电势位接正向静电脉冲,而低位电源线Vss接零电位,对于第二晶闸管2,阳极和阴极正向偏置,构成晶闸管导通放电,具有极大的放电电流。
在NS模式下,将静电释放端3的电势位接负向静电脉冲,而低位电源线Vss接零电位,对于第二晶闸管2,由于阳极和阴极反向偏置,晶闸管不工作,但阴极与低位电源线Vss相连接故等电势,从而可以通过P阱102和N阱101所形成寄生的二极管正向导通放电,具有相对较大的放电电流。
从上述工作原理可知,现有的晶闸管在不同静电测试模式下,电流导通路径存在明显的差异,使得ESD静电保护电路中,不能总是使用效率最高的晶闸管导通机制进行放电,因此利用率低下。另一方面,现有的晶闸管触发电压较高,对于弱电势差反应不灵敏,使得ESD静电保护电路无法满足精密电路释放静电的需求。
发明内容
本发明解决的问题是提供一种双向晶闸管,具有触发电压低,以及双向导通释放静电荷的能力,应用至ESD静电保护电路中,满足精密电路释放静电的需求。
本发明提供的一种双向晶闸管,包括:
P型半导体衬底;
形成于半导体衬底内的第一N阱、P阱以及第二N阱;所述P阱分别与第一N阱以及第二N阱相邻;
形成于第一N阱内且相互隔离的第一N+型注入区、第一P+型注入区,形成于第二N阱内且相互隔离的第二N+型注入区、第二P+型注入区;
所述第一N+型注入区与第一P+型注入区连接阳极,第二N+型注入区与第二P+型注入区连接阴极;
形成于P阱上的NMOS晶体管,所述NMOS晶体管的源区、漏区形成于栅极两侧的P阱内,且分别与第一N阱以及第二N阱连接。
作为可选方案,所述半导体衬底接地。
作为可选方案,所述双向晶闸管还包括形成于半导体衬底内的P型连接阱,所述P型连接阱内形成有第三P+型注入区。将第三P+型注入区接地。
作为可选方案,源区以及漏区还包括位于栅极侧壁底部的LDD轻掺杂区以及位于LDD轻掺杂区外侧的HALO注入区。所述LDD轻掺杂区的掺杂类型为N型轻掺杂,HALO注入区的掺杂类型为P型轻掺杂。
向所述NMOS晶体管的栅极施加不超过阈值的电压。作为可选方案,将NMOS晶体管的栅极接地。
本发明还提供了一种静电保护电路,包括:高位电源线、低位电源线以及静电释放端;所述静电释放端分别通过晶闸管与高位电源线以及低位电源线连接,所述晶闸管为权利要求1所述双向晶闸管。
与现有技术相比,本发明提供的晶闸管具有以下优点:具有双向导电的能力,且触发电压较低,应用至静电保护电路时,无论静电释放端处于何种电势,均能够向高位电源线以及低位电源线释放电荷,具有较强的静电保护能力,满足精密电路释放静电的需求。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明,本发明的上述及其他目的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图并未按比例绘制,重点在于示出本发明的主旨。在附图中为清楚起见,放大了层和区域的尺寸。
图1为现有的ESD静电保护电路的电路原理图;
图2为现有的一种晶闸管的剖面结构示意图;
图3为现有的晶闸管的等效电路图;
图4为本发明提供的一种双向晶闸管剖面结构示意图;
图5为图4中箭头A所指区域的放大示意图;
图6为本发明双向晶闸管阳极与阴极正向偏置时的等效电路图;
图7为本发明双向晶闸管阳极与阴极反向偏置时的等效电路图。
具体实施方式
现有的晶闸管由于不具备双向导通大电流的能力,因此在静电保护电路中,需要释放静电的静电保护端在不同的电势位时,释放静电的能力也会有所不同,晶闸管只能形成单向的通路。本发明提供具有双向导通能力的晶闸管,并进一步降低其触发电压,从而能够显著提高ESD静电保护电路的释放静电的能力。
结合说明书附图对本发明的一个具体实施例做进一步介绍。
如图4所示,本发明提供的一种双向晶闸管具体实施例,包括:
P型半导体衬底400;形成于半导体衬底内的第一N阱401、P阱403以及第二N阱402;所述P阱403分别与第一N阱401以及第二N阱402相邻;
本实施例中,第一N阱401以及第二N阱402关于P阱403对称设置,使得P阱403与第一N阱401以及第二N阱402分别构成PN结界面。
形成于第一N阱401内且相互隔离的第一N+型注入区501、第一P+型注入区502,形成于第二N阱402内且相互隔离的第二N+型注入区601、第二P+型注入区602;第一N+型注入区501与第一P+型注入区502连接阳极,第二N+型注入区601与第二P+型注入区602连接阴极。
本实施例中,第一N+型注入区501、第一P+型注入区502形成于第一N阱401的表面区域,两者之间通过浅沟槽隔离700相隔离;第二N+型注入区601、第二P+型注入区602形成于第二N阱402的表面区域,两者之间也通过浅沟槽隔离700相隔离。其中在同一阱区内各注入区的具体位置关系,并无特定要求。图示仅为可选的一种排列方式,例如图4中,第一N+型注入区501与第一P+型注入区502的位置关系即可以调换,而并不会影响整个晶闸管的工作机制,同样第二N+型注入区601与第二P+型注入区602也可以调换位置。
本发明提供的双向晶闸管还包括形成于P阱403上的NMOS晶体管300,所述NMOS晶体管300的源区301、漏区302形成于栅极303两侧的P阱403内,且分别与第一N阱401以及第二N阱402连接。
为固定衬底电势位,可将所述半导体衬底400接地。
在本实施例中,所述双向晶闸管还包括形成于半导体衬底400内的P型连接阱404,所述P型连接阱404的表面区域形成有第三P+型注入区701,将第三P+型注入区701接地即可。
所述NMOS晶体管的源区301、漏区302的掺杂类型均为N+型。源区301以及漏区302还包括位于栅极303侧壁底部的LDD轻掺杂区304以及位于LDD轻掺杂区304外侧的HALO注入区305(如图4中箭头A所指区域,图5为该区域的放大示意图)。所述HALO注入区305的掺杂类型为P型轻掺杂。
为在晶闸管工作时,隔绝源区301以及漏区302,避免两者之间产生导电沟道,需要将NMOS晶体管300的栅极303施加不超过阈值的电压。作为可选方案,本实施例中将栅极300接地。
本发明提供的双向晶闸管,阳极以及阴极在不同方向的偏置电压下,工作时的等效电路并不相同,下面结合上述双向晶闸管的结构,对其不同偏压下的工作机制作进一步介绍。
1、假设阳极接正,阴极接负,且阳极与衬底之间的电势差逐渐施加至超出晶闸管的触发电压。
如图4所示,同掺杂类型的区域在相邻时,可视为电连接。故当晶闸管未导通时,阳极以及衬底上的电势差,将被转移至N+型源区301与P阱403之间。进一步如图5所示,在源区301上的N-型LDD轻掺杂区304以及P-型HALO注入区305之间构成了PN结,P-型HALO注入区305相当于与P阱403电连接。相对于其它的PN结界面,N-型LDD轻掺杂区304以及P-型HALO注入区305所构成的PN结,由于注入浓度最低,势垒也最低,最易于被反向击穿,因此对于本发明晶闸管来说,阳极阴极正向偏置时,触发电压即N+型源区301上的N-型LDD轻掺杂区304以及P-型HALO注入区305所构成PN结的反向击穿电压。
在本发明晶闸管中,NMOS晶体管300的作用,仅仅为提供N-型LDD轻掺杂区304以及P-型HALO注入区305所构成的PN结作为触发PN结,因此并不希望该晶体管导通,所以将其栅极303置于不超过阈值的电压,以隔离源区301以及漏区302。采用晶体管提供上述PN结结构的益处在于,能够利用栅极的自对准作用,制作小尺寸的触发PN结,以降低触发电压,同时还能与现有的CMOS工艺相兼容。
图6为本发明双向晶闸管,阳极与阴极正向偏置时的等效电路图。结合图4以及图6所示,定义第一N阱401的内阻为R1,第二N阱402的内阻为R2,半导体衬底100的内阻为Rsub,而各注入区的内阻忽略不计。当晶闸管导通后,第一N阱401、P阱403与N+型漏区302构成NPN三极管T2,其中P阱403与N+型漏区302构成的PN界面为发射极,经由第二N阱402、第二N+型注入区601连接至阴极;第一P+型注入区502、第一N阱401以及P阱403构成PNP三极管T1,其中第一P+型注入区502与第一N阱401构成的PN界面为发射极,并连接至阳极。其中,P阱既作为NPN三极管T1的基极,同时也作为PNP三极管T2的集电极,并经由P型衬底100、P型连接阱404、第三P+型注入区701接地,而第一N阱401即作为NPN三极管T1的集电极,同时也作为PNP三极管T2的基极,并经由第一N+型注入区501连接至阳极。
再如图6,上述具体的等效电路如下:NPN型三极管T2的发射极经由第二N阱402的内阻R2连接晶闸管的阴极,基极连接PNP型三极管T1的集电极,而集电极经由第一N阱401的内阻R1连接晶闸管的阳极;同时PNP型三极管T1的基极连接NPN型三极管T2的集电极,发射极连接晶闸管的阳极,集电极经由衬底的内阻Rsub连接地。
根据上述等效电路,NPN型三极管T2与PNP型三极管T1的连接,构成了典型的晶闸管结构,本发明所述双向晶闸管在阳极与阴极正向偏置时能够正常导通。
2、假设阳极接负,阴极接正,反向偏置,且阴极与衬底两者之间的电势差逐渐施加至超出晶闸管的触发电压。
再如图4所示,当晶闸管未导通时,阴极以及衬底上的电势差,将被转移至N+型漏区302与P阱403之间。进一步如图5所示,在漏区302上的N-型LDD轻掺杂区304以及P-型HALO注入区305之间也构成了PN结,P-型HALO注入区305相当于与P阱403电连接。相对于其它的PN界面,N-型LDD轻掺杂区304以及P-型HALO注入区305所构成的PN结,由于注入浓度最低,势垒也最低,最易于被反向击穿,因此对于本发明晶闸管来说,反向偏置时的触发电压依然是N+型漏区302上的N-型LDD轻掺杂区304以及P-型HALO注入区305所构成PN结的反向击穿电压。
图7为本发明双向晶闸管,阳极与阴极反向偏置时的等效电路图。结合图4以及图7所示,同样定义第一N阱401的内阻为R1,第二N阱402的内阻为R2,半导体衬底100的内阻为Rsub,而各注入区的内阻忽略不计。当晶闸管导通后,第二N阱402、P阱403与N+型源区301构成NPN三极管T4,其中P阱403与N+型源区301构成的PN界面为发射极,经由第一N阱401、第一N+型注入区501连接至阳极;第二P+型注入区602、第二N阱402以及P阱403构成PNP三极管T3,其中第二P+型注入区602与第二N阱402构成的PN界面为发射极,并连接至阴极。其中,P阱既作为NPN三极管T4的基极,同时也作为PNP三极管T3的集电极,并经由P型衬底100、P型连接阱404、第三P+型注入区701接地,而第二N阱402即作为NPN三极管T4的集电极,同时也作为PNP三极管T3的基极,并经由第二N+型注入区601连接至阴极。
再如图7,上述具体的等效电路如下:NPN型三极管T4的发射极经由第一N阱401的内阻R1连接晶闸管的阳极,基极连接PNP型三极管T3的集电极,而集电极经由第二N阱402的内阻R2连接晶闸管的阴极;同时PNP型三极管T3的基极连接NPN型三极管T4的集电极,发射极连接晶闸管的阴极,集电极经由衬底的内阻Rsub连接地。
根据上述等效电路,NPN型三极管T4与PNP型三极管T3的连接,也构成了典型的晶闸管结构,本发明所述双向晶闸管在阳极与阴极反向偏置时依然能够正常导通。
综上两种偏置电压方向,本发明所述的双向晶闸管等效电路并不相同,但均能够构成典型的晶闸管电路,从而实现双向导通;进一步的通过NMOS晶体管中源漏区上LDD轻掺杂区与其外侧的HALO注入区所构成的小尺寸PN结作为触发PN结,能够降低晶闸管导通触发电压。
将上述晶闸管应用至图1所示ESD静电保护电路中,即图1中第一晶闸管1以及第二晶闸管2均采用图4所示双向晶闸管,下面分别描述不同静电测试情况下,晶闸管四种测试模式的工作原理。由于Vss为接地,因此可将图4中NMOS晶体管300的栅极303以及第三P+型注入区701均连接至Vss。所述四种测试模式的定义与背景技术中提及的现有测试模式相同。
在PD模式下,静电释放端3的电势位接正向静电脉冲,而高位电源线Vdd接零电位,对于第一晶闸管1,由于阳极和阴极反向偏置,等效电路如图7所示,构成晶闸管导通机制,通过很大电流释放静电电荷。
在ND模式下,静电释放端3的电势位接负向静电脉冲,而高位电源线Vdd接零电位,对于第一晶闸管1,阳极和阴极正向偏置,等效电路均如图6所示,构成晶闸管导通机制,通过很大电流释放静电电荷。
在PS模式下,静电释放端3的电势位接正向静电脉冲,而低位电源线Vss接零电位,对于第二晶闸管2,阳极和阴极正向偏置,等效电路均如图6所示,构成晶闸管导通机制,通过很大电流释放静电电荷。
在NS模式下,静电释放端3的电势位接负向静电脉冲,而低位电源线Vss接零电位,对于第二晶闸管2,由于阳极和阴极反向偏置,等效电路如图7所示(其中阴极与Vss相连)。阴极与低位电源线Vss相连接故等电势,当静电脉冲电压较低电流较小时,可以通过P衬底400和N阱401所形成寄生的二极管正向导通放电;当静电脉冲电压较高电流较大时,可以触发晶闸管导通机制,通过很大电流释放静电电荷。
从上述三种放电测试情况可知,与现有的ESD静电保护电路相比较,应用了本发明双向晶闸管的静电保护电路,其第一晶闸管1以及第二晶闸管2总是处于大电流释放电荷的工作状态,因此具有更强的释放静电电荷的能力,另一方面由于触发电压较低,对于弱电也更为敏感,因而可以满足精密电路的静电保护需求。
本发明虽然以较佳实施例公开如上,但其并不是用来限定权利要求,任何本领域技术人员在不脱离本发明的精神和范围内,都可以做出可能的变动和修改,因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (10)
1.一种双向晶闸管,其特征在于,包括:
P型半导体衬底;
形成于半导体衬底内的第一N阱、P阱以及第二N阱;所述P阱分别与第一N阱以及第二N阱相邻;
形成于第一N阱内且相互隔离的第一N+型注入区、第一P+型注入区,形成于第二N阱内且相互隔离的第二N+型注入区、第二P+型注入区;
所述第一N+型注入区与第一P+型注入区连接阳极,第二N+型注入区与第二P+型注入区连接阴极;
形成于P阱上的NMOS晶体管,所述NMOS晶体管的源区、漏区形成于栅极两侧的P阱内,且分别与第一N阱以及第二N阱连接。
2.如权利要求1所述的双向晶闸管,其特征在于,所述半导体衬底接地。
3.如权利要求1所述的双向晶闸管,其特征在于,还包括形成于半导体衬底内的P型连接阱,所述P型连接阱内形成有第三P+型注入区。
4.如权利要求3所述的双向晶闸管,其特征在于,将第三P+型注入区接地。
5.如权利要求1所述的双向晶闸管,其特征在于,所述源区以及漏区还包括位于栅极侧壁底部的LDD轻掺杂区以及位于LDD轻掺杂区外侧的HALO注入区。
6.如权利要求5所述的双向晶闸管,其特征在于,所述LDD轻掺杂区的掺杂类型为N型轻掺杂。
7.如权利要求6所述的双向晶闸管,其特征在于,所述HALO注入区的掺杂类型为P型轻掺杂。
8.如权利要求1所述的双向晶闸管,其特征在于,向所述NMOS晶体管的栅极施加不超过阈值的电压。
9.如权利要求8所述的双向晶闸管,其特征在于,将NMOS晶体管的栅极接地。
10.一种静电保护电路,其特征在于,包括高位电源线、低位电源线以及静电释放端;所述静电释放端分别通过晶闸管与高位电源线以及低位电源线连接,其中晶闸管为权利要求1所述双向晶闸管。
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---|---|
CN (1) | CN102054837A (zh) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102244105A (zh) * | 2011-06-20 | 2011-11-16 | 北京大学 | 具有高维持电压低触发电压esd特性的晶闸管 |
CN102969312A (zh) * | 2012-12-18 | 2013-03-13 | 江南大学 | 一种双向衬底触发的高压esd保护器件 |
CN103872038A (zh) * | 2012-12-10 | 2014-06-18 | 旺宏电子股份有限公司 | 双向三极栅流体装置及其制造方法以及包含该装置的电路 |
CN105810679A (zh) * | 2014-12-31 | 2016-07-27 | 湘潭大学 | 一种npnpn型双向可控硅静电防护器件及其版图 |
CN107887378A (zh) * | 2016-09-30 | 2018-04-06 | 上海贝岭股份有限公司 | 基于npnp结构的双向隔离型esd保护器件 |
CN107887377A (zh) * | 2016-09-30 | 2018-04-06 | 上海贝岭股份有限公司 | 基于pnpn结构的双向隔离型esd保护器件 |
WO2020103510A1 (zh) * | 2018-11-23 | 2020-05-28 | 京东方科技集团股份有限公司 | 静电保护电路、阵列基板及显示装置 |
-
2009
- 2009-11-05 CN CN2009101983574A patent/CN102054837A/zh active Pending
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102244105A (zh) * | 2011-06-20 | 2011-11-16 | 北京大学 | 具有高维持电压低触发电压esd特性的晶闸管 |
CN102244105B (zh) * | 2011-06-20 | 2013-07-03 | 北京大学 | 具有高维持电压低触发电压esd特性的晶闸管 |
CN103872038A (zh) * | 2012-12-10 | 2014-06-18 | 旺宏电子股份有限公司 | 双向三极栅流体装置及其制造方法以及包含该装置的电路 |
CN103872038B (zh) * | 2012-12-10 | 2016-05-18 | 旺宏电子股份有限公司 | 双向三极栅流体装置及其制造方法以及包含该装置的电路 |
CN102969312A (zh) * | 2012-12-18 | 2013-03-13 | 江南大学 | 一种双向衬底触发的高压esd保护器件 |
CN102969312B (zh) * | 2012-12-18 | 2015-02-04 | 江南大学 | 一种双向衬底触发的高压esd保护器件 |
CN105810679A (zh) * | 2014-12-31 | 2016-07-27 | 湘潭大学 | 一种npnpn型双向可控硅静电防护器件及其版图 |
CN107887378A (zh) * | 2016-09-30 | 2018-04-06 | 上海贝岭股份有限公司 | 基于npnp结构的双向隔离型esd保护器件 |
CN107887377A (zh) * | 2016-09-30 | 2018-04-06 | 上海贝岭股份有限公司 | 基于pnpn结构的双向隔离型esd保护器件 |
CN107887378B (zh) * | 2016-09-30 | 2021-03-05 | 上海贝岭股份有限公司 | 基于npnp结构的双向隔离型esd保护器件 |
CN107887377B (zh) * | 2016-09-30 | 2021-03-05 | 上海贝岭股份有限公司 | 基于pnpn结构的双向隔离型esd保护器件 |
WO2020103510A1 (zh) * | 2018-11-23 | 2020-05-28 | 京东方科技集团股份有限公司 | 静电保护电路、阵列基板及显示装置 |
US11552070B2 (en) | 2018-11-23 | 2023-01-10 | Boe Technology Group Co., Ltd. | Electrostatic protection circuit, array substrate and display device |
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