CN102315259B - 寄生晶闸管以及静电保护电路 - Google Patents
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Abstract
本发明提供了一种寄生晶闸管以及静电保护电路，所述寄生晶闸管包括：半导体衬底；位于半导体衬底内且相邻的N阱以及P阱；位于半导体衬底表面且横跨于N阱以及P阱的第一伪栅；位于N阱表面的第二伪栅；位于第一伪栅以及第二伪栅之间N阱内的N型触发电压调整区；位于第二伪栅相对于N型触发电压调整区另一侧N阱内的P型注入区；位于第一伪栅另一侧P阱内的N型注入区；还包括阳极，连接至P型注入区以及N阱；阴极，连接至N型注入区以及P阱。本发明所述寄生晶闸管，导通电路形成于半导体衬底的表面区域内，因此路径较短，开启速度较快，且通过N型触发电压调整区外接触发电压调整电路，而具有调整降低触发电压的功能。
Description
技术领域
本发明涉及集成电路静电保护电路设计领域，尤其涉及一种寄生晶闸管以及静电保护电路。
背景技术
如今，随着集成电路制造工艺的改进，CMOS集成电路的特征尺寸也越来越小。然而，随之而来的，集成电路对于静电放电(ESD，Electrostatic Discharge)的防护能力也越来越弱，即随着器件尺寸的越来越小，器件所能承受的静电电压也越来越小。并且，由于集成电路所处的工作环境中的静电并不会因为集成电路尺寸的缩小而有任何改变，因此，与大尺寸集成电路相比，现今采用深亚微米制造工艺制造的集成电路更容易受到静电放电的影响而损坏。
集成电路组件中首先遭遇静电放电的通常为直接耦接至集成电路芯片的焊垫或端子的输入/输出电路。因而，静电放电保护电路通常也与输入/输出电路相连。目前，晶闸管又称为可控硅整流器(SCR，Silicon Controlled Rectifier)由于具有良好的静电放电保护特性以及相对较小的器件面积而被广泛应用于集成电路的静电放电保护电路上。通常都是通过设计器件结构来生成寄生的晶闸管来提供静电放电保护。
图1为现有的一种寄生晶闸管的半导体剖面结构图，所述寄生晶闸管包括：半导体衬底100；位于半导体衬底100内且相邻的N阱101以及P阱102；位于N阱101的表面区域内，且相互隔离的N+型连接区201、P+型注入区202；位于P阱102的表面区域内，且相互隔离的P+型连接区204、N+型注入区203；所述P+型注入区202与N+型注入区通过一个横跨于N阱101以及P阱102表面区域的浅沟槽隔离300相隔离。所述晶闸管的阳极连接至N+型连接区201以及P+型注入区202，阴极连接至P+型连接区204以及N+型注入区203。
图2为上述寄生晶闸管的等效电路图，结合图1以及图2所示，所述P+型注入区202、N阱101以及P阱102构成寄生PNP管T1，N阱101、P阱102以及N+型注入区203构成寄生NPN管T2。所述寄生PNP管T1的发射极(P+型注入区)连接至阳极，集电极(P阱102)通过P阱102的寄生内阻Rpwell以及P+型连接区204连接至阴极；所述寄生NPN管的发射极(N+型注入区)连接至阴极，集电极(N阱101)通过N阱101的寄生内阻Rnwell以及N+型连接区201连接至阳极；同时，由于所述寄生PNP管T1的基极(N阱101)以及寄生NPN管T2的基极(P阱102)同时作为对方的集电极，因此可视为寄生PNP管T1以及寄生NPN管T2的基极与对方的集电极直接连接。
现有的寄生晶闸管器件存在如下问题：为了实现注入区间的绝缘隔离，通常浅沟槽隔离300的沟槽深度要远大于P+型注入区202以及N+型注入区203的注入深度。寄生晶闸管在工作时，主要电流的流经区域依次为阳极、P+型注入区、N阱、P阱、N+型注入区、阴极(即PNPN结构)。由于浅沟槽隔离300的阻隔，上述电流的需要绕过浅沟槽隔离300的底部，从而形成一个U字型通路，路径太长。一方面，在晶闸管导通时内阻过高容易影响晶闸管开启速度；另一方面，对于寄生晶闸管的PNPN结构，其触发电压取决于中间N阱101与P阱102的反向击穿电压大小，而图1中N阱101与P阱102的接触界面位于浅沟槽隔离300的底部，所述U字形路径将使得该界面处形成的反向电压小于加载在晶闸管阳极以及阴极上的电压，变相抬高了晶闸管的触发电压。
发明内容
本发明解决的问题是提供一种触发电压低，响应灵敏的晶闸管以避免现有寄生晶闸管中存在电流通路路径过长导致触发电压抬高、开启速度过慢的问题。
本发明提供的一种寄生晶闸管，包括：
半导体衬底；位于半导体衬底内且相邻的N阱以及P阱；位于半导体衬底表面且横跨于N阱以及P阱的第一伪栅；位于N阱表面的第二伪栅；位于第一伪栅以及第二伪栅之间N阱内的N型触发电压调整区；位于第二伪栅相对于N型触发电压调整区另一侧N阱内的P型注入区；位于第一伪栅另一侧P阱内的N型注入区；还包括阳极，连接至P型注入区以及N阱；阴极，连接至N型注入区以及P阱。
可选的，所述N阱的表面区域内还包括N型连接区，所述N阱通过N型连接区与阳极连接。所述N型连接区与P型注入区通过浅沟槽绝缘隔离。
可选的，所述P阱的表面区域内还包括P型连接区，所述P阱通过P型连接区与阴极连接。所述P型连接区与N型注入区通过浅沟槽绝缘隔离。
基于上述寄生晶闸管，本发明还提供了一种静电保护电路，包括：发射极与第一端相连，集电极通过第一寄生电阻与第二端相连的PNP管；集电极通过第二寄生电阻与第一端相连，发射极与第二端相连的NPN管；所述PNP管与NPN管的基极分别连接至对方的集电极；与所述PNP管的基极相连的触发电压调整电路，当第一端以及第二端之间产生瞬时电势差时，所述触发电压调整电路降低PNP管的基极电位。
可选的，所述触发电压调整电路包括RC耦合回路，所述RC耦合回路的电阻端连接至第一端，电容端连接至第二端，RC耦合节点连接至PNP管的基极。
可选的，所述触发电压调整电路包括RC耦合回路以及CMOS反相器电路，所述RC耦合回路的电阻端连接第二端，电容端连接第一端，RC耦合节点连接至CMOS反相器电路的输入端；所述CMOS反相器电路的PMOS高位端连接至第一端，NMOS低位端连接至第二端，输出端连接至PNP管的基极。
可选的，将所述第二端接地，第一端连接至需要静电保护的外部电路。
与现有技术相比，本发明提供的寄生晶闸管具有以下优点：在晶闸管的PNPN结构中，通过伪栅将P型注入区与N型注入区间隔，电流通路形成于N阱以及P阱的表面区域，相比于现有的寄生晶闸管，电流通路路径短，内阻小，因而具有开启速度快、触发电压低的特点，另一方面，通过在N阱中设置N型触发电压调整区，外接触发电压调整电路能够进一步降低晶闸管触发导通电压。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其他目的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图并未按比例绘制，重点在于示出本发明的主旨。在附图中为清楚起见，放大了层和区域的尺寸。
图1为现有的一种寄生晶闸管的半导体剖面结构示意图；
图2为图1所示寄生晶闸管的等效电路示意图；
图3为本发明所述寄生晶闸管的具体实施例示意图；
图4为图3所示寄生晶闸管的等效电路示意图；
图5为本发明所述静电保护电路的第一实施例示意图；
图6为图5所示静电保护电路的半导体结构示意图；
图7为本发明所述静电保护电路的第二实施例示意图；
图8为图7所示静电保护电路的半导体结构示意图。
具体实施方式
现有的寄生晶闸管利用采用浅沟槽隔离将N阱内的P型注入区与P阱内的N型注入区相隔离，由于浅沟槽隔离的沟槽深度远大于P型注入区以及N型注入区的注入深度，造成晶闸管的PNPN结构中，电路通路绕过浅沟槽隔离的底部形成U型路径，路径过长，内阻过大影响了晶闸管的开启速度以及抬高实际导通触发电压。本发明采用横跨于N阱以及P阱表面的伪栅，将上述注入区相间隔，使得晶闸管的电流通路形成于N阱以以及P阱表面区域内，大大缩短了电流通路的路径，从而达到提高开启速度的目的，同时，在N阱内形成触发电压调整区，能够外接触发电压调整电路降低N阱的电位注入以达到进一步降低晶闸管导通电压的目的。
下面结合具体实施例，对本发明所述寄生晶闸管的半导体结构以及电路工作原理作进一步介绍。
如图3所示，本实施例的寄生晶闸管，包括：
半导体衬底400，位于半导体衬底400内且相邻的N阱410以及P阱420；为了与CMOS工艺兼容，所述半导体衬底400可以为N型或P型衬底，本实施例中采用P型衬底。
位于半导体衬底400表面，且横跨于N阱401以及P阱402的第一伪栅501；位于N阱表面的第二伪栅502；位于第一伪栅501以及第二伪栅502之间N阱401内的N型触发电压调整区600；位于第二伪栅502相对于N型触发电压调整区600另一侧N阱401内的P型注入区601；位于第一伪栅501另一侧P阱402内的N型注入区602。
还包括阳极，连接至P型注入区601以及N阱401；
阴极，连接至N型注入区602以及P阱402。
通常在半导体结构中为了在实际金属互连时能够引出N阱401以及P阱402，可以在N阱401的表面区域形成N型连接区701，P阱402的表面形成P型连接区702。且将上述同一阱内的连接区与注入区均通过浅沟槽800绝缘隔离，以避免产生表面漏电流。
此外，为了在实际使用时，降低各区域的接触电阻，所述阱区表面的各连接区均采用重掺杂。另一方面，作为PNPN结构中两寄生三极管的发射极，也需要将P型注入区601以及N型注入区602重掺杂。
图4为图3所示寄生晶闸管实施例的等效电路示意图。下面结合图3以及图4对本发明寄生晶闸管进一步说明。
根据现有技术中的晶闸管原理描述，所述P型注入区601、N阱401以及P阱402构成寄生PNP管T1。N阱401、P阱402以及N型注入区602构成寄生NPN管T2。则所述寄生PNP管T1的发射极(P型注入区601)直接连接至晶闸管的阳极，集电极(P阱402)则通过P阱102的寄生内阻Rpwell经由P型连接区702连接至晶闸管的阴极；同样所述寄生PNP管T2的发射极(N型注入区)直接连接至晶闸管的阴极，而集电极(N阱401)则通过N阱401的寄生内阻Rnwell经由N型连接区701连接至晶闸管的阳极。由于所述寄生PNP管T1的基极(N阱401)以及寄生NPN管T2的基极(P阱402)同时作为对方的集电极，因此可视为寄生PNP管T1以及寄生NPN管T2的基极与对方的集电极直接连接，上述连接方式即构成了典型的晶闸管电路。而P型注入区601、N阱401、P阱402、N型注入区602即形成寄生晶闸管的PNPN结构。由于P型注入区601以及N型注入区602均位于半导体衬底的表面区域，且其间不存在浅沟槽隔离，只需在离子注入时，通过第一伪栅501以及第二伪栅502的自对准功能，将两者间隔开。因此上述PNPN结构中的电流通路也形成于半导体衬底的表面区域，电流路径相比于现有的寄生晶闸管大大缩短。
此外N型触发电压调整区600由于位于第一伪栅501以及第二伪栅502之间的N阱401内，也即第二伪栅502相对于P型注入区601另一侧N阱401内，且与N阱401的掺杂类型相同。故在P型注入区601、N阱401以及P阱402所构成的寄生PNP管T1中，N型触发电压调整区600即可等同于直接连接于寄生PNP管T1的基极。在实际的电路连接中，仅需将N型触发电压调整去连接至触发电压调整电路，用以降低寄生PNP管T1的基极电位，便可以实现调整降低晶闸管的触发电压的目的。
基于上述寄生晶闸管，本发明还提供了一种静电保护电路，结合上述寄生晶闸管，对本发明所述静电保护电路进行描述。
图5为本发明所述静电保护电路的第一实施例示意图；而图6为图5所示静电保护电路的半导体结构示意图，
结合图5以及图6所示，所述静电保护电路包括：发射极与第一端(即寄生晶闸管的阳极)相连，集电极通过第一寄生电阻R1(即寄生晶闸管中P阱402的寄生内阻)与第二端(即寄生晶闸管的阴极)相连的PNP管T1，集电极通过第二寄生电阻R2(即寄生晶闸管中N阱401的寄生内阻)与第一端相连，发射极与第二端相连的NPN管T2；所述PNP管以及NPN管的基极分别连接至对方的集电极；与所述PNP管的基极相连(也即与N型触发电压调整区600相连)的触发电压调整电路。
所述触发电压调整电路包括RC耦合回路，其中RC耦合回路的电阻端R连接至第一端(寄生晶闸管的阳极)，电容端C连接至第二端(寄生晶闸管的阴极)，而RC耦合节点O连接至PNP管的基极(图6中的N型触发电压调整区600)。
通常为了简化电路，在实际使用中，可以将第二端也即晶闸管的阴极接地，而将第一端也即晶闸管的阳极连接至需要静电保护的外部电路中。
在非静电保护的情况下，仅需保证所述第一端与第二端之间的晶闸管的触发导通电压大于外部电路正常工作时第一端与第二端之间的电压差即可。上述静电保护电路不工作，而不影响外部电路的正常运行。此时PNP管的基极(N型触发电压调整区)的电位应当与第一端相同。
假设外部电路中发生了静电破坏，而在第一端形成了一个瞬时的静电脉冲，需要通过第二端释放至地。此时第一端与第二段之间的瞬时电势差突然增大，因此首先在RC耦合回路中产生耦合效应。所述RC耦合回路中的电容充电，RC耦合节点处的电位被拉低，直接导致PNP管的基极电位也被拉低。因此在PNP管的发射极以及基极之间形成一个较大电势差，构成正向PN结的漏电流，上述漏电流能够诱发PNP管的发射极电流，进一步触发PNP管以及NPN管的导通。由上述过程可知，上述RC耦合回路在第一端以及第二段产生瞬时电势差时，能够诱发晶闸管的导通，也即所述触发电压调整电路等效于调整降低了晶闸管的触发电压。随着晶闸管的导通，聚集于第一端的静电脉冲，将迅速通过晶闸管经由第二端接地释放。最终静电脉冲释放结束后，晶闸管关闭，所述静电保护电路完成静电保护的功能，重新截止关闭。
图7为本发明所述静电保护电路的第二实施例示意图；而图8为图7所示静电保护电路的半导体结构示意图，
结合图7以及图8所示，所述静电保护电路包括：发射极与第一端(即寄生晶闸管的阳极)相连，集电极通过第一寄生电阻(即寄生晶闸管中P阱402的寄生内阻)与第二端(即寄生晶闸管的阴极)相连的PNP管T1，集电极通过第二寄生电阻(即寄生晶闸管中N阱401的寄生内阻)与第一端相连，发射极与第二端相连的NPN管T2；所述PNP管以及NPN管的基极分别连接至对方的集电极；与所述PNP管的基极相连(也即与N型触发电压调整区600相连)的触发电压调整电路。
所述触发电压调整电路包括RC耦合回路以及CMOS反相器电路，其中RC耦合回路的电阻端R连接至第二端(寄生晶闸管的阴极)，电容端C连接至第一端(寄生晶闸管的阳极)，而RC耦合节点O连接至CMOS反相器电路的输入端；所述CMOS反相器电路的PMOS高位端连接至第一端，NMOS低位端连接至第二端，输出端连接至PNP管的基极(图6中的N型触发电压调整区600)。
同样为了简化电路，将第二端也即晶闸管的阴极接地，而将第一端也即晶闸管的阳极连接至需要静电保护的外部电路中。
与第一实施例相同，在非静电保护的情况下，保证所述第一端与第二端之间的晶闸管的触发导通电压大于外部电路正常工作时第一端与第二端之间的电压差即可。由于CMOS反相器的输入端通过RC耦合回路的电阻与第二端连接接地，电位视为0，因此反相器中PMOS管导通而NMOS管关闭。此时PNP管的基极(N型触发电压调整区)通过PMOS管与第一端连接，电位应当与第一端相同。
假设外部电路中发生了静电破坏，而在第一端形成了一个瞬时的静电脉冲，需要通过第二端释放至地。此时第一端与第二段之间的瞬时电势差突然增大，也同样首先在RC耦合回路中产生耦合效应。所述RC耦合回路中的电容充电，RC耦合节点处的电位被突然拉升，将导致CMOS反相器中的PMOS管关闭而NMOS管导通，因此PNP管的基极电位将通过NMOS管与第二端连接，即被迅速拉低至0电位。因此在PNP管的发射极以及基极之间形成一个较大电势差(等同于第一端与第二端的电势差)，从而构成正向PN结的漏电流，上述漏电流能够诱发PNP管的发射极电流，进一步触发PNP管以及NPN管的导通。由上述过程可知，上述触发电压调整电路在外部电路发生静电破坏，第一端与第二端之间产生瞬时电势差时，也等效于调整降低了晶闸管的触发电压。随着晶闸管的导通，聚集于第一端的静电脉冲，将迅速通过晶闸管经由第二端接地释放。最终静电脉冲释放结束后，晶闸管关闭，所述静电保护电路完成静电保护的功能，重新截止关闭。
以上两种静电保护电路，均以本发明所述寄生晶闸管为基础，在N型触发电压调整区上外接触发电压调整电路，达到降低晶闸管触发电压的目的，以满足静电保护的需求。所述触发电压调整电路，应当不仅仅局限于以上两个实施例，仅需要满足，在第一端以及第二端之间产生瞬时电势差时，所述触发电压调整电路能够降低N型触发电压调整区也即PNP管的基极电位即可。本领域技术人员，应当可以推断，采用其他类似功能的触发电压调整电路均能达到本发明所述静电保护电路的目的，等同功能电路的替换均应当包括在本发明所述静电保护电路的范围内。
综上所述，本发明所述寄生晶闸管，其电流通路形成于半导体衬底表面，基本呈直线型，因此路径较短，改善了现有技术中寄生晶闸管的开启速度较慢的问题，同时通过在N阱内设置N型触发电压调整区，外接触发电压调整电路，达到降低寄生晶闸管的触发导通电压的目的，应用至实际的静电保护电路中具有良好的静电保护效果。
本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (9)
1.一种寄生晶闸管，其特征在于，包括：
半导体衬底；位于半导体衬底内且相邻的N阱以及P阱；位于半导体衬底表面且横跨于N阱以及P阱的第一伪栅；位于N阱表面的第二伪栅；位于第一伪栅以及第二伪栅之间N阱内的N型触发电压调整区；位于第二伪栅相对于N型触发电压调整区另一侧N阱内的P型注入区；位于第一伪栅另一侧P阱内的N型注入区；所述P型注入区以及N型注入区均位于半导体衬底的表面区域，在离子注入时，通过第一伪栅以及第二伪栅的自对准功能，将二者间隔开；
还包括阳极，连接至P型注入区以及N阱；阴极，连接至N型注入区以及P阱。
2.如权利要求1所述的寄生晶闸管，其特征在于，所述N阱的表面区域内还包括N型连接区，所述N阱通过N型连接区与阳极连接。
3.如权利要求2所述的寄生晶闸管，其特征在于，所述N型连接区与P型注入区通过浅沟槽绝缘隔离。
4.如权利要求1所述的寄生晶闸管，其特征在于，所述P阱的表面区域内还包括P型连接区，所述P阱通过P型连接区与阴极连接。
5.如权利要求4所述的寄生晶闸管，其特征在于，所述P型连接区与N型注入区通过浅沟槽绝缘隔离。
6.一种静电保护电路，其特征在于，包括：如权利要求1～5任一项所述的寄生晶闸管；发射极与所述阳极相连，集电极通过所述P阱的寄生电阻与所述阴极相连的PNP管；集电极通过所述N阱的寄生电阻与所述阳极相连，发射极与所述阴极相连的NPN管；所述PNP管与NPN管的基极分别连接至对方的集电极；与所述PNP管的基极相连的触发电压调整电路，当所述阳极以及阴极之间产生瞬时电势差时，所述触发电压调整电路降低PNP管的基极电位。
7.如权利要求6所述的静电保护电路，其特征在于，所述触发电压调整电路包括RC耦合回路，所述RC耦合回路的电阻端连接至所述阳极，电容端连接至所述阴极，RC耦合节点连接至PNP管的基极。
8.如权利要求6所述的静电保护电路，其特征在于，所述触发电压调整电路包括RC耦合回路以及CMOS反相器电路，所述RC耦合回路的电阻端连接所述阴极，电容端连接所述阳极，RC耦合节点连接至CMOS反相器电路的输入端；所述CMOS反相器电路的PMOS高位端连接至所述阳极，NMOS低位端连接至所述阴极，输出端连接至PNP管的基极。
9.如权利要求6所述的静电保护电路，其特征在于，将所述所述阴极接地，所述阳极连接至需要静电保护的外部电路。
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