CN111180421B - 用于静电防护的晶体管结构及其制造方法 - Google Patents
用于静电防护的晶体管结构及其制造方法 Download PDFInfo
- Publication number
- CN111180421B CN111180421B CN202010011505.3A CN202010011505A CN111180421B CN 111180421 B CN111180421 B CN 111180421B CN 202010011505 A CN202010011505 A CN 202010011505A CN 111180421 B CN111180421 B CN 111180421B
- Authority
- CN
- China
- Prior art keywords
- region
- type well
- well region
- doped
- doped region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 14
- 239000004020 conductor Substances 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- -1 HfSiN Inorganic materials 0.000 description 1
- 229910003217 Ni3Si Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
公开一种用于静电防护的晶体管结构及其制造方法，晶体管结构包括：衬底和形成于所述衬底上部的第一掺杂区；形成于所述衬底表面的多个场氧化层；形成于所述第一掺杂区中部的第二掺杂区，所述第一掺杂区与所述第二掺杂区的掺杂类型相反；形成于所述第一掺杂区上部的第一N型阱区、第一P型阱区、第二P型阱区和第二N型阱区；分别形成于所述第一N型阱区和所述第二N型阱区中的第一N+区域和第二N+区域；以及形成于所述第一掺杂区上部且位于所述第二掺杂区上方的P+区域，其中，所述第二掺杂区位于所述第一P型阱区和所述第二P型阱区之间，且分别与所述第一P型阱区和所述第二P型阱区连接。使得器件能保持良好的静电防护能力和很高的鲁棒性。
Description
技术领域
本发明涉及半导体技术领域，具体地，涉及一种用于静电防护的晶体管结构及其制造方法。
背景技术
ESD(Electro-Static discharge，静电放电)是一种客观存在的自然现象，伴随着产品的整个周期。芯片的制造、封装、测试到应用阶段，其外部环境和内部结构都会积累一定的电荷，会随时受到静电的威胁。因此，在芯片设计中需要在各个引脚放置ESD防护器件，用于保护芯片断电及上电这两种状态。
在实际设计中，芯片的各个引脚均需要做好ESD防护，随着芯片引脚的增多，ESD器件所占有的面积也会增多。因此，需要不断提高ESD 防护器件的鲁棒性。最传统的I/O(输入/输出)引脚ESD器件为GGNMOS (Gate-Grounded NMOS，栅接地NMOS)，但它的鲁棒性不高。
图1示出现有技术的用于静电防护的栅接地NMOS器件结构的截面示意图。如图1所示，GGNMOS器件包括衬底101和位于衬底101上部的P型阱区104，在P型阱区104中形成有第一P+区域132和第一 N+区域131以及第二N+区域122，在衬底101表面形成有栅氧层113 和场板107，场板107位于第一N+区域131和第二N+区域122之间。第一N+区域131连接阳极，第二N+区域122、第一P+区域132和场板 107连接阴极。在该器件的阳极加正向电压时，经由阳极、第一N+区域 131、P型阱区104和第二N+区域122至阴极形成电流通路，在反向工作时，经由阴极、第一P+区域132、P型阱区104、第一N+区域131和阳极形成电流通路。但其泄放ESD电流的能力一般，这样在引脚多的芯片中，需要浪费较大的面积去设计多个防护器件。
发明内容
鉴于上述问题，本发明的目的在于提供一种优化的用于静电防护的晶体管结构及其制造方法，通过在掺杂区中形成一个埋层作高压层，从而通过穿通电压来开启防护器件，提高泄放电流的能力。
根据本发明的第一方面，提供一种用于静电防护的晶体管结构，包括：
衬底和形成于所述衬底上部的第一掺杂区；
形成于所述衬底表面的多个场氧化层；
形成于所述第一掺杂区中部的第二掺杂区，所述第一掺杂区与所述第二掺杂区的掺杂类型相反；
形成于所述第一掺杂区上部的第一N型阱区、第一P型阱区、第二 P型阱区和第二N型阱区；
分别形成于所述第一N型阱区和所述第二N型阱区中的第一N+区域和第二N+区域；以及
形成于所述第一掺杂区上部且位于所述第二掺杂区上方的P+区域，
其中，所述第二掺杂区位于所述第一P型阱区和所述第二P型阱区之间，且分别与所述第一P型阱区和所述第二P型阱区连接。
可选地，分别由所述第一N+区域和所述第二N+区域引出所述晶体管结构的第一阴极和第二阴极；由所述P+区域引出所述晶体管结构的阳极。
可选地，所述第一掺杂区为浅掺杂的N型区域，所述第二掺杂区为 P型掺杂区域。
可选地，所述晶体管结构在正向工作时，所述P+区域、位于所述第二掺杂区上方的所述第一掺杂区、所述第二掺杂区和位于所述第二掺杂区下方的所述第一掺杂区之间形成穿通电流。
可选地，所述第一N型阱区与所述第一P型阱区相邻，所述第二N 型阱区与所述第二P型阱区相邻。
可选地，所述第一N+区域与所述P+区域之间形成有第一场氧化层，所述P+区域与所述第二N+区域之间形成有第二场氧化层。
根据本发明的第二方面，提供一种用于静电防护的晶体管结构的制造方法，包括：
形成衬底和位于所述衬底上部的第一掺杂区；
在所述衬底表面形成多个场氧化层；
形成位于所述第一掺杂区中部的第二掺杂区，所述第一掺杂区与所述第二掺杂区的掺杂类型相反；
形成位于所述掺杂区上部的第一N型阱区、第一P型阱区、第二P 型阱区和第二N型阱区；
分别形成位于所述第一N型阱区和所述第二N型阱区中的第一N+ 区域和第二N+区域；以及
形成位于所述第一掺杂区上部且位于所述第二掺杂区上方的P+区域，
其中，所述第二掺杂区位于所述第一P型阱区和所述第二P型阱区之间，且分别与所述第一P型阱区和所述第二P型阱区连接。
可选地，所述用于静电防护的晶体管结构的制造方法还包括：
形成所述晶体管结构的第一阴极、第二阴极和阳极，其中，所述第一阴极和所述第二阴极分别与所述第一N+区域和所述第二N+区域连接；所述阳极与所述P+区域连接。
可选地，所述第一掺杂区为浅掺杂的N型区域，所述第二掺杂区为 P型掺杂区域。
可选地，所述晶体管结构在正向工作时，所述P+区域、位于所述第二掺杂区上方的所述第一掺杂区、所述第二掺杂区和位于所述第二掺杂区下方的所述第一掺杂区之间形成穿通电流。
可选地，所述第一N型阱区与所述第一P型阱区相邻，所述第二N 型阱区与所述第二P型阱区相邻。
本发明提供的用于静电防护的晶体管结构及其制造方法，在衬底上部形成第一掺杂区，在第一掺杂区中部又形成了掺杂类型相反的第二掺杂区，第二掺杂区为提高耐压的层，使得该晶体管在工作时，实现不同类型的掺杂区之间的电压穿通，以增强其泄放电流的能力，并且可以提升整个晶体管结构的静电防护能力，且工艺实现较为简单，易于操作。
优选地，在阳极加正向电压时，从衬底表面垂直延伸至第一掺杂区和第二掺杂区，会发生电流穿通，从而提升正向工作时的电流泄放能力，提高鲁棒性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出现有技术的用于静电防护的栅接地NMOS器件结构的截面示意图；
图2示出根据本发明实施例的用于静电防护的晶体管结构的截面示意图；
图3a-图3f示出根据本发明实施例的用于静电防护的晶体管结构的制造方法的各个阶段的截面示意图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上方，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非 A位于B中形成的掺杂区中。
除非在下文中特别指出，半导体器件的各个层或者区域可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge。栅极导体、电极层可以由导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为 TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、 Ni3Si、Pt、Ru、W、和所述各种导电材料的组合。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。术语“横向延伸”是指沿着大致垂直于沟槽深度方向的方向延伸。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图2示出根据本发明实施例的用于静电防护的晶体管结构的截面示意图。
传统的GGNMOS器件的电流泄放能力只有10mA/um，其鲁棒性较差，本发明对常用的绝缘栅双极型晶体管进行结构改进，以制作出如图 3所示的晶体管结构，提高器件的鲁棒性。
如图2所示，该晶体管结构包括衬底201和位于衬底201上部的第一掺杂区202以及位于第一掺杂区202中部的第二掺杂区207，第一掺杂区202和第二掺杂区207的掺杂类型相反。还包括位于第一掺杂区202 上部的第一N型阱区203、第一P型阱区205、第二P型阱区206和第二N型阱区204。其中，第一掺杂区202为N型的浅掺杂区域，第二掺杂区207为P型掺杂的阱区。第二掺杂区207作为一个高压埋层形成于第一掺杂区202中，其顶部距离衬底201的表面具有一定的距离。且第一N型阱区203与第一P型阱区205相邻，第二N型阱区204与第二P型阱区206相邻。进一步地，第二掺杂区207位于第一P型阱区205和第二P型阱区206之间，且分别与第一P型阱区205和第二P型阱区206 连接。第二掺杂区207与第一P型阱区205和第二P型阱区206均有部分重叠。第一P型阱区205和第二P型阱区206之间具有间隔。
进一步地，在第一N型阱区203和第二N型阱区204中分别形成有第一N+区域221和第二N+区域222，第一掺杂区202上部且位于第二掺杂区207上方形成有P+区域231，每两个相邻的区域之间均由氧化层隔开。具体的，在第一N+区域221和P+区域231之间的衬底201表面上形成有第一场氧化层211，在P+区域231和第二N+区域222之间的衬底201表面形成有第二场氧化层212，另外，在第一N+区域221的另一侧生长有第三场氧化层213，在第二N+区域222的另一侧形成有第四场氧化层214，各场氧化层的生长为常规工艺。
进一步地，分别由第一N+区域221和第二N+区域222引出晶体管结构的第一阴极和第二阴极，由P+区域231引出晶体管结构的阳极。
如图2所示，晶体管结构在正向工作时，即阳极上的电压大于阴极上的电压时，由于阳极下方直接连接且仅连接有P+区域231，所以经由 P+区域231、位于第二掺杂区207上方的第一掺杂区202、第二掺杂区 207和位于第二掺杂区207下方的第一掺杂区202之间形成穿通电流，即形成P型区域-N型区域-P型区域-N型区域的PNPN结构。第二掺杂区207是P型掺杂的阱区，其上方和下方均为原来存在的第一掺杂区 202，第一掺杂区202的掺杂类型为N型掺杂。所以在形成从衬底201 顶部向底部扩展的穿通电流时，其泄放电流的能力增强，能更好的形成静电防护。
本发明实施例利用高压工艺中已有的一个层次进行再设计，提出了一种新型的ESD防护结构，该结构本质上是IGBT(绝缘栅双极型晶体管) 结构，有较强的鲁棒性，理论上最高有50mA/um的电流能力。此结构由于阳极没有N+区域，所以在开启时必须会有PN结先正向导通，故 CDM(组件充电模型)能力也很强。同样的，其鲁棒性会比传统的 GGNMOS更好。
通过图3a-图3f的工艺步骤来制作出图2示出的半导体器件结构，以进一步提升绝缘栅双极型晶体管的静电防护能力，以下进行制造方法的介绍。
图3a-图3f示出根据本发明实施例的用于静电防护的晶体管结构的制造方法的各个阶段的截面示意图。
如图3a所示，首先形成衬底201和位于衬底201上部的第一掺杂区202。在半导体衬底201内部注入少量离子，在高温下推阱，形成浅掺杂的N形区域，即第一掺杂区202。该步骤采用常规工艺完成。衬底201 例如是硅衬底。
进一步地，如图3b所示，在衬底201表面形成多个场氧化层。在衬底201表面做场氧隔离，即形成多个相互隔离的场氧化层，如图3b，形成场氧化层211至场氧化层214。场氧化层的形成采用常规工艺，例如现在衬底201表面沉积氧化层，然后沉积硬掩模，再利用掩模进行刻蚀，最后在高温下进行场氧的生长，再去掉硬掩模。具体的工艺不做详细限定。在生产场氧的步骤完成后，即形成如图3b所示的结构，从左到右依次为第三场氧化层213、第一场氧化层211、第二场氧化层212和第四场氧化层214，其中，第一场氧化层211和第二场氧化层212的长度较长。
接着，如图3c所示，形成位于第一掺杂区202中部的第二掺杂区 207，第一掺杂区202与第二掺杂区207的掺杂类型相反。
再次使用离子注入，在第一掺杂区202的中部形成一个埋层，即第二掺杂区域207，该第二掺杂区207的厚度较薄，其距离衬底201顶部具有一定的距离。第二掺杂区207为P型掺杂。
接着，如图3d所示，形成位于第一掺杂区202上部的第一N型阱区203第二N型阱区204。沿衬底201的表面进行阱区注入，在掺杂区中形成相互隔开的第一N型阱区203和第二N型阱区204。第一N型阱区203位于第三场氧化层213与第一场氧化层211之间，第二N型阱区204位于第二场氧化层212和第四场氧化层214之间。
接着，如图3e所示，形成分别与第一N型阱区203和第二N型阱区204相邻的第一P型阱区205和第二P型阱区206。在第一N型阱区 203靠近第二N型阱区204的一侧进行离子注入，形成第一P型阱区205，在第二N型阱区204靠近第一N型阱区203一侧进行离子注入，形成第二P型阱区206。第二掺杂区207位于第一P型阱区205和第二P型阱区206之间，且分别与第一P型阱区205和第二P型阱区206连接。第二掺杂区207中重叠有部分第一P型阱区205和第二P型阱区206。
进一步地，如图3f所示，分别形成位于第一N型阱区203和第二N 型阱区204中的第一N+区域221和第二N+区域222，以及形成位于第一掺杂区202上部且位于第二掺杂区207上方的P+区域231。分别在第一N型阱区203、第一掺杂区202上方和第二N型阱区204中进行P+或N+注入，以形成多个P+区域或N+区域。
最后，如图2所示，形成接触孔并引出阴极和阳极，完成金属线连接。如对图2的描述，分别由第一N+区域221和第二N+区域222引出晶体管结构的第一阴极和第二阴极，由P+区域231引出晶体管结构的阳极。由此完成如图2所示的晶体管结构的制备。该晶体管结构对IGBT 结构进行了改进，实现了器件的组件充电模型的静电防护能力，同时增强了器件的鲁棒性，静电防护性能良好。
综上，采用本发明实施例的用于静电防护的晶体管结构及其制造方法，在衬底上部形成第一掺杂区，在第一掺杂区中部又形成了掺杂类型相反的第二掺杂区，第二掺杂区为提高耐压的层，使得该晶体管在工作时，实现不同类型的掺杂区之间的电压穿通，以增强其泄放电流的能力，并且可以提升整个晶体管结构的静电防护能力，且工艺实现较为简单，易于操作。
进一步地，在阳极加正向电压时，从衬底表面垂直延伸至第一掺杂区和第二掺杂区，会发生电流穿通，从而提升正向工作时的电流泄放能力，提高鲁棒性。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (9)
1.一种用于静电防护的晶体管结构，其特征在于，包括：
衬底和形成于所述衬底上部的第一掺杂区；
形成于所述衬底表面的多个场氧化层；
依次形成于所述第一掺杂区上部的第一N型阱区、第一P型阱区、第二P型阱区和第二N型阱区，所述第一P型阱区和所述第二P型阱区之间被所述第一掺杂区隔开；
形成于所述第一掺杂区中部的第二掺杂区，所述第一掺杂区与所述第二掺杂区的掺杂类型相反，所述第一掺杂区为浅掺杂的N型区域，所述第二掺杂区为P型掺杂区域，且所述第二掺杂区位于所述第一P型阱区和所述第二P型阱区之间，分别与所述第一P型阱区和所述第二P型阱区部分交叠，并位于所述第一P型阱区和所述第二P型阱区的下部；
分别形成于所述第一N型阱区和所述第二N型阱区中的第一N+区域和第二N+区域；以及
形成于所述第一掺杂区上部且位于所述第二掺杂区上方的P+区域。
2.根据权利要求1所述的用于静电防护的晶体管结构，其特征在于，分别由所述第一N+区域和所述第二N+区域引出所述晶体管结构的第一阴极和第二阴极；由所述P+区域引出所述晶体管结构的阳极。
3.根据权利要求2所述的用于静电防护的晶体管结构，其特征在于，所述晶体管结构在正向工作时，所述P+区域、位于所述第二掺杂区上方的所述第一掺杂区、所述第二掺杂区和位于所述第二掺杂区下方的所述第一掺杂区之间形成穿通电流。
4.根据权利要求1所述的用于静电防护的晶体管结构，其特征在于，所述第一N型阱区与所述第一P型阱区相邻，所述第二N型阱区与所述第二P型阱区相邻。
5.根据权利要求1所述的用于静电防护的晶体管结构，其特征在于，所述第一N+区域与所述P+区域之间形成有第一场氧化层，所述P+区域与所述第二N+区域之间形成有第二场氧化层。
6.一种用于静电防护的晶体管结构的制造方法，其特征在于，包括：
形成衬底和位于所述衬底上部的第一掺杂区；
在所述衬底表面形成多个场氧化层；
形成位于所述第一掺杂区中部的第二掺杂区，所述第一掺杂区与所述第二掺杂区的掺杂类型相反，所述第一掺杂区为浅掺杂的N型区域，所述第二掺杂区为P型掺杂区域；
在所述第一掺杂区上部依次形成第一N型阱区、第一P型阱区、第二P型阱区和第二N型阱区，所述第一P型阱区和所述第二P型阱区之间被所述第一掺杂区隔开，且所述第二掺杂区位于所述第一P型阱区和所述第二P型阱区之间，分别与所述第一P型阱区和所述第二P型阱区部分交叠，并位于所述第一P型阱区和所述第二P型阱区的下部；
分别形成位于所述第一N型阱区和所述第二N型阱区中的第一N+区域和第二N+区域；以及
形成位于所述第一掺杂区上部且位于所述第二掺杂区上方的P+区域。
7.根据权利要求6所述的用于静电防护的晶体管结构的制造方法，其特征在于，还包括：
形成所述晶体管结构的第一阴极、第二阴极和阳极，其中，所述第一阴极和所述第二阴极分别与所述第一N+区域和所述第二N+区域连接；所述阳极与所述P+区域连接。
8.根据权利要求7所述的用于静电防护的晶体管结构的制造方法，其特征在于，所述晶体管结构在正向工作时，所述P+区域、位于所述第二掺杂区上方的所述第一掺杂区、所述第二掺杂区和位于所述第二掺杂区下方的所述第一掺杂区之间形成穿通电流。
9.根据权利要求6所述的用于静电防护的晶体管结构的制造方法，其特征在于，所述第一N型阱区与所述第一P型阱区相邻，所述第二N型阱区与所述第二P型阱区相邻。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010011505.3A CN111180421B (zh) | 2020-01-06 | 2020-01-06 | 用于静电防护的晶体管结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010011505.3A CN111180421B (zh) | 2020-01-06 | 2020-01-06 | 用于静电防护的晶体管结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111180421A CN111180421A (zh) | 2020-05-19 |
| CN111180421B true CN111180421B (zh) | 2021-12-10 |
Family
ID=70657918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010011505.3A Active CN111180421B (zh) | 2020-01-06 | 2020-01-06 | 用于静电防护的晶体管结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111180421B (zh) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8890248B2 (en) * | 2004-08-26 | 2014-11-18 | Texas Instruments Incorporation | Bi-directional ESD protection circuit |
| CN102315259B (zh) * | 2010-06-29 | 2015-02-18 | 上海华虹宏力半导体制造有限公司 | 寄生晶闸管以及静电保护电路 |
| CN103489904B (zh) * | 2012-06-11 | 2016-03-16 | 旺宏电子股份有限公司 | 半导体元件、其制造方法及其操作方法 |
| CN104051505B (zh) * | 2014-06-23 | 2017-01-18 | 北京大学 | 一种ldmos esd器件 |
| CN207165576U (zh) * | 2017-08-31 | 2018-03-30 | 北京燕东微电子有限公司 | 瞬态电压抑制器 |
-
2020
- 2020-01-06 CN CN202010011505.3A patent/CN111180421B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN111180421A (zh) | 2020-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9911728B2 (en) | Transient voltage suppressor (TVS) with reduced breakdown voltage | |
| CN103199012B (zh) | Io esd器件及其形成方法 | |
| US10685955B2 (en) | Trench diode and method of forming the same | |
| KR100780967B1 (ko) | 고전압용 쇼트키 다이오드 구조체 | |
| US8222115B2 (en) | Method of forming a high capacitance diode | |
| CN111081779B (zh) | 一种屏蔽栅沟槽式mosfet及其制造方法 | |
| CN103456788A (zh) | 垂直功率mosfet及其形成方法 | |
| KR20170059706A (ko) | 전력 반도체 장치 | |
| CN110518012B (zh) | 一种栅约束硅控整流器esd器件及其实现方法 | |
| US9406788B2 (en) | Structure of a trench MOS rectifier and method of forming the same | |
| CN111029408A (zh) | 一种集成esd的vdmos器件及制备方法 | |
| CN111199970B (zh) | 用于静电防护的晶体管结构及其制造方法 | |
| CN111192871B (zh) | 用于静电防护的晶体管结构及其制造方法 | |
| US9281304B2 (en) | Transistor assisted ESD diode | |
| CN111180421B (zh) | 用于静电防护的晶体管结构及其制造方法 | |
| US20210210480A1 (en) | Transistor structure for electrostatic protection and method for manufacturing same | |
| CN211017088U (zh) | 一种集成esd的vdmos器件 | |
| US10529706B2 (en) | Integrated transistor and protection diode and fabrication method | |
| US20180090562A1 (en) | Schottky barrier diode and method of manufacturing the same | |
| CN109360854A (zh) | 一种功率器件终端结构及其制作方法 | |
| US11502192B2 (en) | Monolithic charge coupled field effect rectifier embedded in a charge coupled field effect transistor | |
| CN112002692B (zh) | 用于静电防护的晶体管及其制造方法 | |
| CN115775797A (zh) | 具有静电释放防护结构的器件及其制造方法 | |
| CN116741770A (zh) | 静电放电半导体器件及其制造方法、集成电路 | |
| CN117878115A (zh) | Dcscr器件的结构、制造方法及电子设备 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information |
Address after: 310030 room 901-23, 9 / F, West Building 4, Xigang development center, 298 Zhenhua Road, Sandun Town, Xihu District, Hangzhou, Zhejiang Applicant after: Jiehuate Microelectronics Co., Ltd Address before: 310030 room 901-23, 9 / F, West Building 4, Xigang development center, 298 Zhenhua Road, Sandun Town, Xihu District, Hangzhou, Zhejiang Applicant before: Jiehuate Microelectronics (Hangzhou) Co., Ltd |
|
| CB02 | Change of applicant information | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |