CN103489904B - 半导体元件、其制造方法及其操作方法 - Google Patents

半导体元件、其制造方法及其操作方法 Download PDF

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Abstract

本发明公开了一种半导体元件、其制造方法及其操作方法。半导体元件包括一衬底、一第一阱、一第二阱、一第三阱、一第四阱、一底层、一第一重掺杂区、一第二重掺杂区、一第三重掺杂区及一场效电板。第一阱、第二阱、第三阱及第四阱设置于衬底上。第一阱、底层及第二阱包围第三阱，以使第三阱与衬底浮接。第一、第二、第三重掺杂区分别设置于第一阱、第二阱、第三阱内。场效电板设置于第一阱及第四阱的邻接处之上。

Description

半导体元件、其制造方法及其操作方法
技术领域
本发明是有关于一种半导体元件、其制造方法及其操作方法。
背景技术
随着半导体技术的发展，各式半导体元件不断推陈出新。举例来说，存储器、晶体管、二极管等元件已广泛使用于各式电子装置中。
在半导体技术的发展中，研究人员不断的尝试针对各式元件进行改善，例如是缩小体积、增加/降低启动电压、增加/降低击穿电压、减少漏电、静电防护等议题。
发明内容
本发明是有关于一种半导体元件、其制造方法及其操作方法。
根据本发明的第一方面，提出一种半导体元件。半导体元件包括一衬底、一第一阱(well)、一第二阱、一第三阱、一第四阱、一底层、一第一重掺杂区(heavilydopingregion)、一第二重掺杂区、一第三重掺杂区及一场效电板(fieldplate)。第一阱设置于衬底上。第二阱设置于衬底上。第三阱设置于衬底上。第三阱设置于第一阱及第二阱之间。第四阱设置于衬底上。第四阱邻接于第一阱。底层设置于第二阱的下方。第一阱、底层及第二阱包围第三阱，以使第三阱与衬底浮接(floating)。第一重掺杂区设置于第一阱内。第二重掺杂区设置于第二阱内。第三重掺杂区设置于第三阱内。场效电板设置于第一阱及第四阱的邻接处之上。第一阱、第二阱、底层、第一重掺杂区及第二重掺杂区具有一第一掺杂型态。衬底、第三阱、第四阱及第三重掺杂区具有一第二掺杂型态。第一掺杂型态互补于第二掺杂型态。
根据本发明的另一方面，提出一种半导体元件的制造方法。半导体元件的制造方法包括以下步骤。提供一衬底。形成一底层、一外延层、一第一阱及一第二阱于衬底上。第一阱及第二阱位于外延层内。底层位于第一阱及第二阱之下。形成一第三阱及一第四阱于外延层内。第三阱设置于第一阱及第二阱之间。第四阱邻接于第一阱。第一阱、底层及第二阱包围第三阱，以使第三阱与衬底浮接(floating)。形成一场效电板(fieldplate)于第一阱及第四阱的邻接处之上。分别形成一第一重掺杂区(heavilydopingregion)及一第二重掺杂区于第一阱及第二阱内。形成一第三重掺杂区于第三阱内。第一阱、第二阱、底层、第一重掺杂区及第二重掺杂区具有一第一掺杂型态。衬底、第三阱、第四阱及第三重掺杂区具有一第二掺杂型态。第一掺杂型态互补于第二掺杂型态。
根据本发明的再一方面，提出一种半导体元件的操作方法。半导体元件包括一衬底、一第一阱、一第二阱、一第三阱、一第四阱、一底层、一第一重掺杂区、一第二重掺杂区、一第三重掺杂区及一场效电板。第一阱、第二阱、第三阱及第四阱设置于衬底上。第三阱设置于第一阱及第二阱之间。第四阱邻接于第一阱，底层设置于第二阱的下方。第一阱、底层及第二阱包围第三阱，以使第三阱与衬底浮接。第一重掺杂区、第二重掺杂区及第三重掺杂区分别设置于第一阱、第二阱及第三阱内。场效电板设置于第一阱及第四阱的邻接处之上。第一阱、第二阱、底层、第一重掺杂区及第二重掺杂区具有一第一掺杂型态。衬底、第三阱、第四阱及第三重掺杂区具有一第二掺杂型态。第一掺杂型态互补于第二掺杂型态。半导体元件的操作方法包括以下步骤。电性连接第一重掺杂区于一第一电极。电性连接第三重掺杂区于一第二电极。
为了对本发明的上述及其他方面更了解，下文特举各种实施例，并配合所附图式，作详细说明如下：
附图说明
图1绘示第一实施例的半导体元件的剖面图。
图2A～图2F绘示第一实施例的半导体元件的制造方法的流程图。
图3绘示第二实施例的半导体元件的剖面图。
图4A～图4E绘示第二实施例的半导体元件的制造方法的流程图。
图5绘示第三实施例的半导体元件的剖面图。
图6绘示第四实施例的半导体元件的剖面图。
【主要元件符号说明】
100、200、300、400：半导体元件
110P、210P：衬底
121N、221N、321N、421N：第一阱
122N、222N、322N：第二阱
123P、223P、323P、423P：第三阱
124P、224P、324P、424P：第四阱
125P、225P、325P：第五阱
130N、230N：底层
141N、241N、341N、441N：第一重掺杂区
142N、242N、342N：第二重掺杂区
143P、243P、343P、442P：第三重掺杂区
144P、244P、344P、444P：第四重掺杂区
145P、245P、345P：第五重掺杂区
151、152、251、252：场效电板
160、260：场氧化层
171、471：第一电极
172、472：第二电极
173、473：第三电极
180、280：外延层
290N：深阱
346P：第六重掺杂区
347P：第七重掺杂区
具体实施方式
以下是提出各种实施例进行详细说明，实施例仅用以作为范例说明，并不会限缩本发明欲保护的范围。此外，实施例中的图式是省略部份要的元件，以清楚显示本发明的技术特点。
第一实施例
请参照图1，其绘示第一实施例的半导体元件100的剖面图。半导体元件100至少包括一衬底110、一第一阱(well)121N、一第二阱122N、一第三阱123P、一第四阱124P、一底层130N、一第一重掺杂区(heavilydopingregion)141N、一第二重掺杂区142N、一第三重掺杂区143P及一场效电板(fieldplate)151。
衬底110P的材质例如是P型硅或N型硅。第一阱121N、第二阱122N、第三阱123P及第四阱124P设置于衬底110P上。第三阱123P设置于第一阱121N及第二阱122N之间，第四阱124P邻接于第一阱121N。第一阱121N、第二阱122N、第三阱123P及第四阱124P例如是P型阱(Ptypewell)或N型阱(Ntypewell)。
底层130N设置于第二阱123P的下方，在本实施例中，底层130N为势垒层(barrierlayer)，例如是一N型势垒层(Ntypebarrierlayer，NBL)或P型势垒层(Ptypebarrierlayer，PBL)。
第一重掺杂区141N、第二重掺杂区142N及第三重掺杂区143P分别设置于第一阱121N、第二阱122N及第三阱123P内。第一重掺杂区141N、第二重掺杂区142N及第三重掺杂区143P的掺杂浓度大于第一阱121N、第二阱122N及第三阱123P的掺杂浓度。第一重掺杂区141N、第二重掺杂区142N及第三重掺杂区143P例如是P型重掺杂区(Ptypeheavilydopingregion，P+)或N型重掺杂区(Ntypeheavilydopingregion，N+)。
场效电板151设置于第一阱121N及第四阱124P的邻接处之上。场效电板151的材质例如是多晶硅(polysilicon)。
第一阱121N、第二阱122N、底层130N、第一重掺杂区141N及第二重掺杂区142N具有一第一掺杂型态(例如是P型或N型)。衬底110P、第三阱123P、第四阱124P及第三重掺杂区143P具有一第二掺杂型态(例如是N型或P型)。第一掺杂型态互补于第二掺杂型态。在本实施例中，第一掺杂型态为N型，第二掺杂型态为P型。
第一阱121N、底层130N及第二阱122N包围第三阱123P，且第一阱121N、底层130N及第二阱122N的第一掺杂型态互补于第三阱123P的第二掺杂型态，所以第三阱123P与衬底110P浮接(floating)。
此外，本实施例的半导体元件100更包括一第五阱125P、一第四重掺杂区144P、一第五重掺杂区145P、数个场氧化层160及另一场效电板152。第四重掺杂区144P及第五重掺杂区145P分别设置于第四阱124P及第五阱125P内，第五阱125P、第四重掺杂区144P及第五重掺杂区145P具有第二掺杂型态。
场氧化层160设置于第一阱121N、第二阱122N、第三阱123P、第四阱124P、第五阱125P的邻接处之上。场氧化层160的材质例如是二氧化硅(SiO2)。场效电板151、152部份地设置于其中的一场氧化层160上。
就半导体元件100的操作方法而言，电性连接第一重掺杂区141N于一第一电极171，电性连接第三重掺杂区143P于一第二电极172，并电性连接第四重掺杂区144P于一第三电极173。第一电极171例如是一阴极(cathode)，第二电极172例如是一阳极(anode)，第三电极173例如是一接地端。由于场效电板151的影响，第一阱121N及第四阱124P的接面的击穿电压将会大于第一阱121N及第三阱123P的接面的击穿电压，因此电流不会在第一阱121N及第四阱124P的接面流动，而会在第一阱121N及第三阱123P的接面流动。如此一来，可以避免漏电的现象发生。
第一电极171、第一重掺杂区141N、第一阱121N、第三阱123P、第三重掺杂区143P及第二电极172的路径形成一绝缘晶体管(isolationdiode)。在顺向偏压中，将至少有0.7伏特(V)的阻抗；在逆向偏压中，将至少有30伏特(V)的阻抗。
此外，更可电性连接第二重掺杂区142N于第一电极171，电性连接第三重掺杂区143P于第二电极172，并电性连接第五重掺杂区145P于第三电极173。第一电极171例如是一阴极，第二电极172例如是一阳极，第三电极173例如是一接地端。由于场效电板152的影响，第二阱122N及第五阱125P的接面的击穿电压将会大于第二阱122N及第三阱123P的接面的击穿电压，因此电流不会在第二阱122N及第五阱125P的接面流动，而会在第二阱122N及第三阱123P的接面流动。
第一电极171、第二重掺杂区142N、第二阱122N、第三阱123P、第三重掺杂区143P及第二电极172的路径形成一绝缘晶体管(isolationdiode)。在顺向偏压中，将至少有0.7伏特(V)的阻抗；在逆向偏压中，将至少有30伏特(V)的阻抗。
请参照图2A～图2F，其绘示第一实施例的半导体元件100的制造方法的流程图。首先，如图2A所示，提供衬底110P。
接着，如图2B所示，形成底层130N于衬底110P上。在本实施例中，底层130N为势垒层。
然后，如图2C所示，形成一外延层180于衬底110P及底层130N上。
接着，如图2D所示，形成第一阱121N及第二阱122N于衬底110P上。第一阱121N及第二阱122N位于外延层180内，底层130N位于第一阱121N及第二阱122N之下。
然后，如图2E所示，形成第三阱123P、第四阱124P及第五阱125P于外延层180内。第三阱123P设置于第一阱121N及第二阱122N之间，第四阱124P邻接于第一阱121N，第五阱125P邻接于第二阱122N。第一阱121N、底层130N及第二阱122N包围第三阱123P，以使第三阱123P与衬底110P浮接。
接着，如图2F所示，形成场氧化层(Fieldoxide，FOX)160于第一阱121N、第二阱122N、第三阱123P、第四阱124P及第五阱125P的各个邻接处上。
接着，如图2F所示，形成场效电板151、152于第一阱121N及第四阱124P的邻接处及第二阱122N及第五阱125P的邻接处之上。
然后，如图2F所示，分别形成第一重掺杂区141N及第二重掺杂区142N于第一阱121N及第二阱122N内。
接着，如图2F所示，分别形成第三重掺杂区143P、第四重掺杂区144P及第五重掺杂区145P于第三阱123P、第四阱124P及第五阱125P内。透过上述步骤即可顺利完成本实施例的半导体元件100。本实施例的半导体元件100适合于模块化工艺(BipolarCMOSDMOSprocess，BCDprocess)，无须增加额外的掩模或步骤，即可完成。
第二实施例
请参照图3，其绘示第二实施例的半导体元件200的剖面图。本实施例的半导体元件200与第一实施例的半导体元件100不同之处在于底层230N的设计，其余相同之处不再重复叙述。
如图3所示，本实施例的底层230N、第一阱221N及第二阱222N的材质实质上相同。底层230N、第一阱221N及第二阱222N组成一深阱(deepwell)290N(绘示于图4C)，第三阱223P被形成于此深阱290N之中。因此，本实施例的第三阱223P也将被底层230N、第一阱221N及第二阱222N所包围，而与衬底210P浮接。
请参照图4A～图4E，其绘示第二实施例的半导体元件200的制造方法的流程图。本实施例的半导体元件200的制造方法与第一实施例的半导体元件100的制造方法不同之处在于底层230N、第一阱221N及第二阱222N的形成方式，其余相同之处不再重复叙述。首先，如图4A所示，提供衬底210P。
接着，如图4B所示，形成一外延层280于衬底210P上。
然后，如图4C所示，形成深阱290N于外延层280内。
接着，如图4D所示，形成第三阱223P、第四阱224P及第五阱225P于外延层280内。在第三阱223P形成的同时，第一阱221N及第二阱222N及底层230N也随之形成。
然后，如图4E所示，形成第一～第五重掺杂区241N、242N、243P、244P、245P、场氧化层260及场效电板251、252。
第三实施例
请参照图5，其绘示第三实施例的半导体元件300的剖面图。本实施例的半导体元件300与第一实施例的半导体元件100不同之处在于本实施例的半导体元件300包括一第一～第七重掺杂区341N、342N、343P、344P、345P、346P、347P，第一重掺杂区341N及第四重掺杂区344P设置于第一阱321N内，第二重掺杂区342N及第五重掺杂区345P设置于第二阱322N内，第三重掺杂区343P设置于第三阱323P内，第六重掺杂区346P设置于第四阱324P内，第七重掺杂区347P设置于第五阱325P内。
在本实施例中，第一阱321N、第二阱322N、第一重掺杂区341N及第二重掺杂区342N具有第一掺杂型态。第三阱323P、第四阱324P、第五阱325P、第三重掺杂区343P、第四重掺杂区344P、第五重掺杂区345P、第六重掺杂区346P及第七重掺杂区347P具有第二掺杂型态。
也就是说，第一阱321N及第二阱322N皆设有不同型态的两个重掺杂区，使得半导体元件300形成一静电放电保护元件(ElectroStaticDischarge，ESD)。
就本实施例的半导体元件300的制造方法而言，与第一实施例的半导体元件100的不同之处在于形成第三重掺杂区343P的同时，更分别形成第四重掺杂区344P及第五重掺杂区345P于第一阱321N及第二阱322N内，其余相同之处不再重复叙述。
第四实施例
请参照图6，其绘示第四实施例的半导体元件400的剖面图。本实施例的半导体元件400与第一实施例的半导体元件100不同之处在于操作方法，其余相同之处不再重复叙述。
就本实施例的半导体元件400的操作方法而言，电性连接于第一重掺杂区441N的第一电极471为基极(base)，电性连接于第三重掺杂区443P的第二电极472为发射极(emitter)，电性连接于第四重掺杂区444P的第三电极473为集电极(collector)。
透过第三阱423P、第一阱421N及第四阱424P所形成的PNP结构，而形成一双载子晶体管(bipolarjunctiontransistor，BJT)。在一些应用上，可以利用此双载子晶体管的特性，来构成放大器电路。
此外，本实施例所构成的双载子晶体管不仅可以单独发挥作用，亦可以与第一实施例的绝缘晶体管搭配，在同一电路结构中一起发挥作用，不仅可以创造电路结构的多功能特性，亦可缩减电路结构的体积。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (8)

1.一种半导体元件，包括：
一衬底；
一第一阱(well)，设置于该衬底上；
一第二阱，设置于该衬底上；
一第三阱，设置于该衬底上，该第三阱设置于该第一阱及该第二阱之间；
一第四阱，设置于该衬底上，该第四阱邻接于该第一阱；
一底层，设置于该第二阱的下方，该第一阱、该底层及该第二阱包围该第三阱，以使该第三阱与该衬底浮接(floating)；
一第一重掺杂区(heavilydopingregion)，设置于该第一阱内；
一第二重掺杂区，设置于该第二阱内；
一第三重掺杂区，设置于该第三阱内；
一第四重掺杂区，设置于该第一阱内，该第四重掺杂区邻接于该第一重掺杂区；
一第五重掺杂区，设置于该第二阱内，该第五重掺杂区邻接于该第二重掺杂区；以及
一场效电板(fieldplate)，设置于该第一阱及该第四阱的邻接处之上；
其中该第一阱、该第二阱、该底层、该第一重掺杂区及该第二重掺杂区具有一第一掺杂型态，该衬底、该第三阱、该第四阱及该第三重掺杂区具有一第二掺杂型态，该第四重掺杂区及该第五重掺杂区具有该第二掺杂型态，该第一掺杂型态互补于该第二掺杂型态。
2.根据权利要求1所述的半导体元件，其中该底层为一势垒层(barrierlayer)。
3.根据权利要求1所述的半导体元件，其中该底层、该第一阱及该第二阱的材质相同，该底层、该第一阱及该第二阱组成一深阱(deepwell)。
4.根据权利要求1所述的半导体元件，更包括一场氧化层(Fieldoxide，FOX)，该场氧化层设置于该第一阱及该第四阱的邻接处上。
5.一种半导体元件的制造方法，包括：
提供一衬底；
形成一底层、一外延层、一第一阱及一第二阱于该衬底上，该第一阱及该第二阱位于该外延层内，该底层位于该第一阱及该第二阱之下；
形成一第三阱及一第四阱于该外延层内，该第三阱设置于该第一阱及该第二阱之间，该第四阱邻接于该第一阱，该第一阱、该底层及该第二阱包围该第三阱，以使该第三阱与该衬底浮接(floating)；
形成一场效电板(fieldplate)于该第一阱及该第四阱的邻接处之上；
分别形成一第一重掺杂区(heavilydopingregion)及一第二重掺杂区于该第一阱及该第二阱内；以及
形成一第三重掺杂区于该第三阱内，该第一阱、该第二阱、该底层、该第一重掺杂区及该第二重掺杂区具有一第一掺杂型态，该衬底、该第三阱、该第四阱及该第三重掺杂区具有一第二掺杂型态，该第一掺杂型态互补于该第二掺杂型态；
其中在形成该第三重掺杂区的步骤中，更分别形成一第四重掺杂区及一第五重掺杂区于该第一阱及该第二阱内，该第四重掺杂区邻接于该第一重掺杂区，该第五重掺杂区邻接于该第二重掺杂区，该第四重掺杂区及该第五重掺杂区具有该第二掺杂型态。
6.根据权利要求5所述的半导体元件的制造方法，更包括：
形成一场氧化层(Fieldoxide，FOX)于该第一阱及该第四阱的邻接处上。
7.一种半导体元件的操作方法，该半导体元件包括一衬底、一第一阱、一第二阱、一第三阱、一第四阱、一底层、一第一重掺杂区、一第二重掺杂区、一第三重掺杂区、一第四重掺杂区、一第五重掺杂区及一场效电板，该第一阱、该第二阱、该第三阱及该第四阱设置于该衬底上，该第三阱设置于该第一阱及该第二阱之间，该第四阱邻接于该第一阱，该底层设置于该第二阱的下方，该第一阱、该底层及该第二阱包围该第三阱，以使该第三阱与该衬底浮接，该第一重掺杂区、该第二重掺杂区及该第三重掺杂区分别设置于该第一阱、该第二阱及该第三阱内，该第四重掺杂区设置于该第一阱内，该第五重掺杂区设置于该第二阱内，该第四重掺杂区邻接于该第一重掺杂区，该第五重掺杂区邻接于该第二重掺杂区；该场效电板设置于该第一阱及该第四阱的邻接处之上，该第一阱、该第二阱、该底层、该第一重掺杂区及该第二重掺杂区具有一第一掺杂型态，该衬底、该第三阱、该第四阱及该第三重掺杂区具有一第二掺杂型态，该第四重掺杂区及该第五重掺杂区具有该第二掺杂型态，该第一掺杂型态互补于该第二掺杂型态，该操作方法包括：
电性连接该第一重掺杂区于一第一电极；以及
电性连接该第三重掺杂区于一第二电极。
8.根据权利要求7所述的半导体元件的操作方法，其中该第一电极为一阴极(cathode)，该第二电极为一阳极(anode)。
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