JP5708660B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5708660B2
JP5708660B2 JP2012547816A JP2012547816A JP5708660B2 JP 5708660 B2 JP5708660 B2 JP 5708660B2 JP 2012547816 A JP2012547816 A JP 2012547816A JP 2012547816 A JP2012547816 A JP 2012547816A JP 5708660 B2 JP5708660 B2 JP 5708660B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
layer
insulating film
disposed
pad electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012547816A
Other languages
English (en)
Other versions
JPWO2012077581A1 (ja
Inventor
太一 狩野
太一 狩野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2012547816A priority Critical patent/JP5708660B2/ja
Publication of JPWO2012077581A1 publication Critical patent/JPWO2012077581A1/ja
Application granted granted Critical
Publication of JP5708660B2 publication Critical patent/JP5708660B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/7302—Bipolar junction transistors structurally associated with other devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48455—Details of wedge bonds
    • H01L2224/48456—Shape
    • H01L2224/48458—Shape of the interface with the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

この発明は、ＥＳＤ保護用素子を有する半導体装置に関する。
従来、パワーＩＣなどの半導体装置において、入力端子に接続されるサージ電圧を保護するＥＳＤ保護用素子は、ワイヤボンディングされるパッド電極に隣接して配置されるのが一般的である。
また、従来、チップ面積を減少させるために、パッド電極下にＥＳＤ保護用素子を配置した半導体装置も開発されている。つぎに、パッド電極下にＥＳＤ保護用素子を配置した従来の半導体装置の一例を説明する。
図７は、従来のＥＳＤ保護用ダイオード５０１を有する半導体装置の要部断面図である。図７においては、ＥＳＤ保護用ダイオード５０１付近の要部断面を示している。図７において、この半導体装置５００のＥＳＤ保護用ダイオード５０１は、ｐ半導体基板５１上に配置されるｐ層５２と、ｐ層５２上に配置されるＬＯＣＯＳ酸化膜５３と、ＬＯＣＯＳ酸化膜５３に挟まれｐ層５２上に配置されるｎ層５４と、ｐ層５５と、を備えている。
また、半導体装置５００のＥＳＤ保護用ダイオード５０１は、ＬＯＣＯＳ酸化膜５３上およびｎ層５４上に配置される絶縁膜５６と、絶縁膜５６とＬＯＣＯＳ酸化膜５３に配置されるコンタクトホール５７と、ｎ層５４上の絶縁膜５６上に配置されコンタクトホール５７を介してｎ層５４に電気的に接続するパッド電極５８と、を備えている。また、半導体装置５００のＥＳＤ保護用ダイオード５０１は、絶縁膜５６上に配置され前記パッド電極５８と離してｐ層５５と電気的に接続する金属電極５９と、を備えている。
また、半導体装置５００のＥＳＤ保護用ダイオード５０１は、パッド電極５８上で開口し、パッド電極５８と金属電極５９との表面に配置されるパッシベーション膜６０を備えている。前記のパッド電極５８はＥＳＤ保護用ダイオード５０１のカソード電極であり、金属電極５９はアノード電極である。アノード電極には、図示しない金属配線が接続する。パッド電極５８には、ボンディングワイヤ６１が固着する。図７において、符号Ｒは、ＥＳＤ保護用ダイオード５０１の動作抵抗を示しており、便宜的にｐ半導体基板５１上に示している。
図８は、従来のＥＳＤ保護用ダイオード５０１の電圧と電流の関係を示す図である。図８において、実線はＥＳＤ保護用ダイオード５０１の面積が、たとえば、０．５ｍｍ×０．５ｍｍ程度の場合における、ＥＳＤ保護用ダイオード５０１の電圧と電流の関係を示している。点線は、たとえば、８０μｍ×８０μｍ程度の場合における、ＥＳＤ保護用ダイオード５０１の電圧と電流の関係を示している。図８に示した電流・電圧曲線において、電流は、ＥＳＤ保護用ダイオード５０１のアバランシェ電圧Ｖａｖで立ち上がる。動作抵抗は、傾き（電流÷電圧）の逆数であり、ｐ層５２とｐ半導体基板５１を合わせた場合の横方向抵抗Ｒ（図７においては便宜的にｐ半導体基板５１に示す）に依存する。
ＥＳＤ保護用ダイオード５０１においては、図８において実線で示すように、電流・電圧曲線に基づく傾きを大きくすることで、サージ電圧を効果的にクランプすることができる。サージ電圧をクランプすることで、半導体装置５００の内部回路（ＭＯＳＦＥＴなどの素子）をサージ電圧から保護することができる。
また、特許文献１には、パッド電極下に横型のバイポーラトランジスタからなるＥＳＤ保護素子が形成される半導体装置について記載されている。このバイポーラトランジスタは横型構造であり、エミッタ電極とベース電極およびコレクタ電極はそれぞれ横方向に離れた位置に形成され、コレクタ電極はエミッタ電極を取り囲んだ構造とはなっていない。また、トランジスタが動作した場合、殆どの電流は表面層を横方向にコレクタからエミッタに流れる。
また、特許文献２においては、縦型のバイポーラトランジスタをＥＳＤ保護素子として用いることが記載されている。また、特許文献３においては、パッド下に絶縁膜を形成し、ワイヤボンディング時のストレスを緩和し漏れ電流を低減するダイオードについて記載されている。
また、特許文献４においては、パッド下に保護ダイオードを形成する半導体装置について記載されている。また、特許文献５においては、エピタキシャル基板を用いてパッドと保護素子が一体化され、ボンディングされるメタル配線とダイオードを介した配線が内部回路に接続されていることが記載されている。
特開２０１０−５０１７７号公報 特開２００９−２１６２２号公報 特開２００６−２９４７７６号公報 特許第２７１２４４８号公報 特開２００５−２２３０２６号公報
しかし、上述した従来の技術による半導体装置５００では、チップ面積を縮小するために、ＥＳＤ保護用ダイオード５０１の面積を小さくすると、図８の点線で示すように、電流・電圧曲線に基づく傾きが小さくなる。このため、ＥＳＤ保護用ダイオード５０１の動作抵抗が増大して、半導体装置５００の内部回路を、サージ電圧から保護することが困難になるという問題があった。
また、上述した従来の技術による半導体装置５００では、図７のｎ層５４とｐ層５２のｐｎ接合がアバランシェを起こして発生した正孔６５は、ｐ層５２とｐ半導体基板５１を合わせた横方向抵抗Ｒを通ってｐ層５５（コンタクト層）に達し、金属電極５９に流れて行く。この正孔６５はｐ層５２やｐ半導体基板５１では多数キャリアであるので、伝導度変調による抵抗値の低下は起こらない。この場合、横方向抵抗Ｒは拡散プロフィルから得られる抵抗値のままであり大きな値となるため、ＥＳＤ保護用ダイオード５０１の動作抵抗は比較的大きくなる。従来の技術では、この動作抵抗を小さくするために、ｎ層５４の面積を大きくすることによりチップ面積が増大するという問題があった。
また、図７に示すように、パッド電極５８下の絶縁膜５６にコンタクトホール５７があるため、パッド電極５８の表面は、図７において符号Ｆで示す箇所のように、凹凸の状態になる。このように、従来の技術では、パッド電極５８に凹凸があることによりボンディングワイヤの接合強度が低下するという問題があった。また、従来の技術では、ボンディング時やプロービング時のストレスにより、図７において符号Ｇで示す箇所においてシリコン層へダメージが入り易くなり、信頼性を低下させるという問題があった。
前記の特許文献１〜特許文献５では、ＥＳＤ保護用素子の面積を小さくし、動作抵抗を小さくしてＥＳＤ耐量を向上させることやパッド電極を２層にしてパッド電極の平坦化を図りボンディングの接合強度を向上させるなどの方策については記載されていない。
また、前記の特許文献１に記載された従来の技術では、トランジスタが動作した後の電流が、表面層を流れ、さらに、伝導度変調が起こらない横方向に長いコレクタ層を流れるために、動作抵抗が大きくなるという問題があった。また、特許文献１に記載された従来の技術では、この動作抵抗を小さくするために、コレクタ電極とコレクタ層を接続するコンタクト層の面積を大きくすると、ベース層の隣に大きな面積のコンタクト層を設ける必要があり、ＥＳＤ保護用素子の面積が大きくなるという問題があった。
この発明は、上述した従来技術による問題点を解消するため、前記の課題を解決して、ＥＳＤ保護用素子の面積を小さく、且つ動作抵抗も小さくして、ＥＳＤ耐量の向上を図ることができる半導体装置を提供することを目的とする。
また、この発明は、上述した従来技術による問題点を解消するため、パッド電極を平坦化して、ボンディングワイヤの接合強度を向上させ、さらにボンディング時やプロービング時のストレスで下地のシリコン層へ導入されるダメージを抑制できる信頼性の高い半導体装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、第１導電型の第１半導体層と、前記第１半導体層上に配置される第２導電型の第２半導体層と、前記第２半導体層上に選択的に配置される第１導電型の第３半導体層と、前記第３半導体層上に選択的に配置される第２導電型の第４半導体層と、前記第４半導体層上に配置される絶縁膜と、前記絶縁膜上に配置され、当該絶縁膜に形成される複数のコンタクトホールを介して前記第４半導体層に電気的に接続するパッド電極と、前記第１半導体層、前記第２半導体層および前記第３半導体層に電気的に接続する金属電極と、を具備し、前記第４半導体層と前記第３半導体層からなるダイオードのアバランシェ電圧で前記第３半導体層内に前記第１半導体層に向って広がる空乏層の幅より前記第２半導体層と前記第４半導体層に挟まれる前記第２半導体層の幅が大きく、前記ダイオードのアバランシェ電圧より高い電圧で前記第４半導体層、前記第３半導体層および前記第２半導体層からなるトランジスタが導通することを特徴とする。
また、この発明にかかる半導体装置は、第１導電型の第１半導体層と、前記第１半導体層上に配置される第２導電型の第２半導体層と、前記第２半導体層上に選択的に配置される第１導電型の第３半導体層と、前記第３半導体層上に選択的に配置される第２導電型の第４半導体層と、前記第４半導体層上に配置される絶縁膜と、前記絶縁膜上に配置され、当該絶縁膜に形成される複数のコンタクトホールを介して第４半導体層に電気的に接続するパッド電極と、前記第１半導体層、前記第３半導体層に電気的に接続する金属電極と、を具備し、前記第４半導体層と前記第３半導体層からなるダイオードのアバランシェによって発生したキャリアが前記第３半導体層に蓄積することで前記第４半導体層、前記第３半導体層および前記第２半導体層からなるトランジスタが導通することを特徴とする。
また、この発明にかかる半導体装置は、上記の発明において、前記複数のコンタクトホールが、前記パッド電極の周囲を取り囲むように配置されることを特徴とする。
また、この発明にかかる半導体装置は、上記の発明において、前記パッド電極上に配置される層間絶縁膜と、前記パッド電極の外周部上の前記層間絶縁膜に複数配置される上層のコンタクトホールと、前記層間絶縁膜上に配置され、前記上層のコンタクトホールを介して電気的に接続する上層のパッド電極と、を具備することを特徴とする。
また、この発明にかかる半導体装置は、上記の発明において、前記絶縁膜および前記層間絶縁膜が、ＢＰＳＧ膜もしくはＨＴＯ膜であることを特徴とする。
この発明にかかる半導体装置によれば、ＥＳＤ保護用素子をトランジスタで構成することで、ＥＳＤ保護用素子の面積を小さくでき、電流が急増する領域での電圧の増加を小さく（電流・電圧曲線も傾きを急勾配に）できて、ＥＳＤ耐量を向上させることができる半導体装置を提供することができるという効果を奏する。
また、この発明にかかる半導体装置によれば、パッド電極を層間絶縁膜を挟んで２層構造とすることで、上層のパッド電極の表面を平坦化でき、ボンディングワイヤの接合強度を高め、ボンディング時やプロービング時に下地のシリコン層へダメージを抑制できる信頼性の高い半導体装置を提供することができるという効果を奏する。
図１は、この発明にかかる実施の形態１の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。 図２は、図１のＥＳＤ保護用トランジスタ１０１の動作を説明する図であり、（ａ）は図１（ｂ）のＡ部拡大断面図、（ｂ）は等価回路図である。 図３は、ＥＳＤ保護用ｎｐｎトランジスタ１０１の電圧と電流の関係を示す図である。 図４は、この発明の実施の形態２の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。 図５は、この発明の実施の形態３の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。 図６は、ＥＳＤ保護用ｎｐｎトランジスタ３０１の電圧と電流の関係を示す図である。 図７は、従来のＥＳＤ保護用ダイオードを有する半導体装置の要部断面図である。 図８は、従来のＥＳＤ保護用ダイオード５０１の電圧と電流の関係を示す図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。
（実施の形態１）
まず、この発明にかかる実施の形態１の半導体装置の構成について説明する。図１は、この発明にかかる実施の形態１の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。ここでは、第１導電型をｐ型、第２導電型をｎ型として説明する。この発明にかかる半導体装置は、第１導電型をｐ型、第２導電型をｎ型とするものに限らず、逆の構成（第１導電型をｎ型、第２導電型をｐ型）であってもよい。
図１において、この発明にかかる実施の形態１の半導体装置１００は、ＥＳＤ保護用ｎｐｎトランジスタ１０１を有している。図１においては、ＥＳＤ保護用ｎｐｎトランジスタ１０１の箇所を示している。この半導体装置１００のＥＳＤ保護用ｎｐｎトランジスタ１０１は、ｐ半導体基板１上に配置されるｎ層１０と、このｎ層１０を取り囲みｐ半導体基板１に達するように配置されるｐ層１１と、ｎ層１０のうちｐ層１１とｐ層２との間の部分におけるｎ層１０上に配置されるｎ層１２と、を備えている。
また、ＥＳＤ保護用ｎｐｎトランジスタ１０１は、ｎ層１０上に選択的に配置されるｐ層２と、ｐ層２上においてｐ層２によって取り囲まれて配置されるｐ層４と、を備えている。また、ＥＳＤ保護用ｎｐｎトランジスタ１０１は、当該ＥＳＤ保護用ｎｐｎトランジスタ１０１を平面視した場合に、ｐ層４によって取り囲まれて配置されるｎ層３と、ｎ層３を取り囲み、ｎ層３とｐ層１１との間においてｎ層３またはｐ層１１にそれぞれに接して配置されるＬＯＣＯＳ酸化膜５と、を備えている。
また、ＥＳＤ保護用ｎｐｎトランジスタ１０１は、ＬＯＣＯＳ酸化膜５上およびｎ層３上に配置される絶縁膜６と、この絶縁膜６上に配置されるパッド電極８と、を備えている。パッド電極８は、絶縁膜６とＬＯＣＯＳ酸化膜５に配置された複数のコンタクトホール３０を介してｎ層３と接している。
また、ＥＳＤ保護用ｎｐｎトランジスタ１０１は、金属電極７と、パッシベーション膜９と、を備えている。金属電極７は、ｐ層１１とｎ層３の間に配置されるＬＯＣＯＳ酸化膜５上の絶縁膜６上に前記パッド電極８と離して配置される。パッシベーション膜９は、パッド電極８上が開口し表面に配置される。
前記金属電極７は、コンタクトホール３１を介してｐ層２と接続し、コンタクトホール３２を介してｎ層１０と接続し、コンタクトホール３３を介してｐ層１１と接続する。ｐ層４、ｎ層１２およびｐ層２０は、それぞれ、ｐ層２、ｎ層１０、ｐ層１１と金属電極７との接触抵抗を小さくするための高濃度のコンタクト層である。
前記の構成において、コレクタとなるｎ層３はベースとなるｐ層２で囲まれ、ｐ層２はエミッタとなるｎ層１０に囲まれている。このコレクタであるｎ層３は複数のコンタクトホール３０でパッド電極８に接続する。
このように、コレクタであるｎ層３がｐ層２やｎ層１０に囲まれているため、前記の特許文献１のように、コレクタをベースの横に配置する場合に比べると、ＥＳＤ保護用ｎｐｎトランジスタの面積を同じにした場合、コレクタの面積を大きくすることができる。その結果、コレクタ面積を大きくすることなく、ＥＳＤ保護用ｎｐｎトランジスタの動作抵抗を特許文献１の場合に比べて小さくすることができる。
また、本発明のＥＳＤ保護用ｎｐｎトランジスタは、擬似的には縦型構造であり、さらに伝導度変調が起こらないコレクタであるｎ層３の厚みが薄い。これに対して特許文献１の図６の構成では、ベースである領域９とコレクタ電極となる１２ａとの間のコレクタである領域４２０と領域１１の間隔が広いので、本発明のＥＳＤ保護用ｎｐｎトランジスタの動作抵抗は特許文献１の場合に比べて小さくできる。
また、この半導体装置１００のＥＳＤ保護用ｎｐｎトランジスタ１０１は、図１（ａ）に示すように、コンタクトホール３３群がコンタクトホール３２群を取り囲み、コンタクトホール３２群がコンタクトホール３１群を取り囲み、コンタクトホール３１群がコンタクトホール３０群を取り囲む構成となっている。
また、この半導体装置１００のＥＳＤ保護用ｎｐｎトランジスタ１０１は、ｐ半導体基板１とｎ層１０が金属電極７で短絡されている。ｎ層３、ｐ層２およびｎ層１０でＥＳＤ保護用ｎｐｎトランジスタを構成する。図１においては、各コンタクトホール３０，３１，３２，３３が四角形状の貫通孔である例について説明したが、各コンタクトホール３０，３１，３２，３３の形状は四角形状に限るものではない。各コンタクトホール３０，３１，３２，３３は、たとえば、円形状、ストライプ状またはリング状の貫通孔であっても構わない。円形状、ストライプ状またはリング状の貫通孔については、図示を省略する。
つぎに、図１を用いて、半導体装置１００のＥＳＤ保護用ｎｐｎトランジスタ１０１の製造方法について説明する。半導体装置１００のＥＳＤ保護用ｎｐｎトランジスタ１０１の製造に際しては、まず、高濃度のｐ半導体基板１上にエピタキシャル成長で、ｐ半導体基板１より低濃度のｎ層１０を形成する。
つぎに、ｎ層１０を貫通してｐ半導体基板１に達するｎ層１０より高濃度のｐ層１１を形成する。このｐ層１１は、ｐ半導体基板１の電位を金属電極７の電位とする働きをする。つぎに、ｎ層１０の表面層にｐ層２を選択的に形成し、このｐ層２上と、ｐ層２とｎ層１０のｐｎ接合付近上、および、ｎ層１０とｐ層１１のｐｎ接合付近上に、ＬＯＣＯＳ酸化膜５を形成する。
つぎに、ＬＯＣＯＳ酸化膜５に挟まれたｐ層２の表面層に、イオン注入と熱処理で、ｐ層２より高濃度のｎ層３（寄生ダイオード１３のカソードおよびｎｐｎトランジスタ１４のコレクタとなる）を形成する。また、ＬＯＣＯＳ酸化膜５で挟まれたｐ層２の表面層に、イオン注入と熱処理で、ｐ層２より高濃度のｐ層４を形成する。また、ＬＯＣＯＳ酸化膜５で挟まれたｎ層１０の表面層に、イオン注入と熱処理で、ｎ層１０より高濃度のｎ層１２を形成する。また、ｐ層１１の表面層に、ｐ層１１より高濃度のｐ層２０を形成する。ｐ層４，２０およびｎ層１２は、接触抵抗を小さくするためのコンタクト層である。
つぎに、ｎ層３上とＬＯＣＯＳ酸化膜５上に絶縁膜６を形成し、ｎ層上３の絶縁膜６に複数のコンタクトホール３０を形成する。この絶縁膜６は、ＢＰＳＧ膜（ボロン・リンガラス膜）もしくはＨＴＯ膜（高温酸化膜）である。
つぎに、ｎ層３上に複数のコンタクトホール３０を介してｎ層３と接合するパッド電極８（たとえば、面積＝８０μｍ×８０μｍ）を形成し、複数のコンタクトホール３１，３２，３３を介してｐ層４、ｎ層１２、ｐ層１１にそれぞれ接合する金属電極７を形成する。その後、パッド電極８上を開口したパッシベーション膜９を表面に形成し、ＥＳＤ保護用ｎｐｎトランジスタ１０１を完成させる。
図２は、図１のＥＳＤ保護用トランジスタ１０１の動作を説明する図であり、同図（ａ）は図１（ｂ）のＡ部拡大断面図、同図（ｂ）は等価回路図である。図２において、ＥＳＤ保護用トランジスタ１０１は、ｎｐｎトランジスタ１４で構成される。このｎｐｎトランジスタ１４のコレクタは、パッド電極８（コレクタ電極）に接続し、エミッタはｎ層１０の横方向抵抗Ｒ３を介して金属電極７（エミッタ電極）に接続する。
ベースは、ｐ層２の横方向抵抗Ｒ１、Ｒ２を介して寄生ダイオード１３のアノードに接続し、また寄生ダイオード１３のカソードはパッド電極８に接続する。エミッタはｎ層１０の横方向抵抗Ｒ３を介して金属電極７に接続する。この寄生ダイオード１３は、ｎｐｎトランジスタ１４のベース（ｐ層２）とコレクタ（ｎ層３）で構成される。
前記のＲ２は固定抵抗であり、Ｒ１，Ｒ３は分布定数的な抵抗である。ただし、ここでは便宜上、分布定数的な抵抗であるＲ１，Ｒ３は、固定抵抗に換算して表した。ｎｐｎトランジスタ１４が動作し、エミッタであるｎ層１０からベースであるｐ層２へ電子２１が注入した後は、横方向抵抗Ｒ１，Ｒ２，Ｒ３は伝導度変調した状態での低い抵抗値となる。
図３は、ＥＳＤ保護用ｎｐｎトランジスタ１０１の電圧と電流の関係を示す図である。図３においては、ｎｐｎトランジスタ１４のコレクタ・エミッタ間の電圧とコレクタ電流の関係を示している。
図３において、パッド電極８をプラスにし金属電極７をグランド電位になるようにｎｐｎトランジスタ１４に電圧を印加する。印加された電圧が寄生ダイオード１３（ｎｐｎトランジスタ１４のコレクタ・ベース接合）のアバランシェ電圧（Ｂ点）になるまでは、電流Ｉ１は流れない。このアバランシェ電圧ではｐ層２に広がる空乏層２３の幅２４はｐ層の幅２５より小さく、空乏層２３はｎ層１０に到達していない。
寄生ダイオード１３に印加される電圧がアバランシェ電圧（Ｂ点）を超えると、点線で示す電流Ｉ１が横方向抵抗Ｒ１，Ｒ２を通って流れる。このとき、Ｒ１とＲ２に流れる電流は等しい。また、このときのＲ１とＲ２は、伝導度変調前の抵抗値である。
電流Ｉ１で横方向抵抗Ｒ２に発生する電位が、ｎ層１０の電位に対して０．７Ｖ程度高くなると、ｎｐｎトランジスタのベース・エミッタ接合に０．７Ｖ程度の電圧が印加されて、ｎ層１０にも電流Ｉ３が流れるようになる。このとき、図２において点線で示した経路を流れる電流Ｉ１は、図２において実線で示した経路で流れる電流Ｉ１に変わる。この実線で示した電流Ｉ１はｐ層２の横方向抵抗Ｒ２を流れる電流Ｉ２と、ベース・エミッタ接合を流れる電流Ｉ３になる。この電流Ｉ３は、ｎ層１０の横方向抵抗Ｒ３を通って金属電極７へ流れ込む。
ｎｐｎトランジスタ１４のベース・エミッタ接合が順バイアスされることで、エミッタからベースに電子２１が注入され、ベースからエミッタに正孔２２が注入されてｎｐｎトランジスタは導通する。これらの注入により、ｐ層２およびｎ層１０は伝導度変調を起こして、横方向抵抗Ｒ１，Ｒ２，Ｒ３は大幅に抵抗値が減少する。この結果、ＥＳＤ保護用トランジスタ１０１の動作抵抗は、大幅に低下する。これにより、図３に示す電流・電圧曲線は図３におけるＣ点で折れ曲がり、ｎｐｎトランジスタには大きな電流が流れ電圧の増加は小さくなる。
前記したように、ｎｐｎトランジスタ１４が動作した後は電流経路は図２（ｂ）において実線で示した経路となり、電流Ｉ１は電流Ｉ２＋電流Ｉ３となる。電流・電圧曲線の傾きは、電流Ｉ１が電流Ｉ２＋電流Ｉ３となるときに、図３に示すように急峻になる。
図３に示すように、ｎｐｎトランジスタが動作した後の動作抵抗は、Ｒ１＋（１／（（１／Ｒ２）＋（１／Ｒ３）））となる。このときのＲ１，Ｒ２，Ｒ３は伝導度変調後の抵抗値となるため、拡散プロフィルから得られる抵抗値に比べて大幅に小さくなる。そのため、ｎｐｎトランジスタ１４が動作した後の動作抵抗は、動作する前の動作抵抗に比べて大幅に小さくなる。
一方、ダイオードがアバランシェを起こしトランジスタが動作する前の動作抵抗は、Ｒ１＋Ｒ２である。このＲ１，Ｒ２は伝導度変調前の拡散プロフィルから得られる抵抗であるため、大きな値になる。つまり、Ｒ１，Ｒ２の抵抗値は、トランジスタが動作する前には大きく、動作した後は小さな値になる。図３において符号１９で示した点線は、寄生ダイオードのみの場合であり、ＥＳＤ保護ダイオードの場合に相当する。
このように、ＥＳＤ保護素子としてトランジスタを用いることで、動作抵抗を大幅に小さくできる。この結果、サージ電圧からの保護機能を向上できるとともに、パッド電極８の面積を大幅に減少させることができる（たとえば、数十倍から数百倍減少する）。このため、ＥＳＤ保護用トランジスタ１０１は、ＥＳＤ保護用ダイオードに比べて、占有面積を小さくでき、チップサイズの縮小化ができる。また、ＥＳＤ保護用トランジスタ１０１は、ＥＳＤ保護用ダイオードに比べて、ＥＳＤ耐量に優れた高信頼性の半導体装置とすることができる。
また、パッド電極８下に絶縁膜６が敷かれているので、絶縁膜６が敷かれていない場合に比べて、ワイヤボンディング時や特性評価のためのプロービング時のシリコン層（ｎ層３やｐ層２など）へのストレスを緩和することができる。
なお、図１においては、便宜的にパッド電極８の表面は平坦に描いたが、実際は、図７に示すように凹凸がある。また、前記コンタクトホール３１，３２が前記パッド電極８を取り囲む配置にすることで、Ｒ１、Ｒ２を通る電流Ｉ２やＲ３を通る電流Ｉ３が平面的に均一に流れるので好ましい。
（実施の形態２）
つぎに、この発明にかかる実施の形態２の半導体装置の構成について説明する。実施の形態２においては、上述した実施の形態１と同一部分は同一符号で示し、説明を省略する。図４は、この発明にかかる実施の形態２の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。
上記の図１に示した半導体装置１００のＥＳＤ保護ｎｐｎトランジスタ１０１においては、絶縁膜６にコンタクトホール３０が形成されているため、絶縁膜６上のパッド電極８の表面が多少凹凸し、これによってボンディングワイヤとパッド電極８の接合強度が低下するという不具合の発生が想定される。また、ボンディング時やプロービング時のストレスにより、シリコン層へダメージが入ることがあるという不具合の発生が想定される。この発明にかかる実施の形態２の半導体装置は、このような不具合を改善することができる。
この発明にかかる実施の形態２の半導体装置２００のＥＳＤ保護用ｎｐｎトランジスタ２０１と、図１に示した半導体装置１００のＥＳＤ保護ｎｐｎトランジスタ１０１とは、パッド電極８上において層間絶縁膜１５に形成したコンタクトホール３４を介して、パッド電極８と電気的に接続する上層のパッド電極１６を形成した点が異なる。
この上層のパッド電極１６の中央部は、ワイヤボンディングする場所であるため、パッド電極８と上層のパッド電極１６を接続する層間絶縁膜１５に形成するコンタクトホール３４は、パッド電極８の周辺部上に設ける。
つぎに、図４を用いて、この発明にかかる実施の形態２の半導体装置２００のＥＳＤ保護用ｎｐｎトランジスタ２０１の製造方法について説明する。この発明にかかる実施の形態２の半導体装置２００のＥＳＤ保護用ｎｐｎトランジスタ２０１の製造に際しては、上記の図１の半導体装置１００のＥＳＤ保護用ｎｐｎトランジスタ１０１の製造方法において、パッド電極８と金属電極７を形成する工程の後、図４の半導体装置２００のＥＳＤ保護用ｎｐｎトランジスタ２０１特有の製造方法に移行する。
この発明にかかる実施の形態２の半導体装置２００のＥＳＤ保護用ｎｐｎトランジスタ２０１の製造に際しては、前記のパッド電極８と金属電極７を形成する工程の後に、パッド電極８上に層間絶縁膜１５を形成し、層間絶縁膜１５の周囲にコンタクトホール３４（上層のコンタクトホール）を形成する。具体的には、たとえば、開口部が１．２μｍ×１．２μｍの寸法で開口するこのコンタクトホール３４を形成する。このコンタクトホール３４は、パッド電極８の外周部上の層間絶縁膜１５に形成する。この層間絶縁膜１５は、ＢＰＳＧ膜（ボロン・リンガラス膜）もしくはＨＴＯ膜（高温酸化膜）である。
つぎに、パッド電極８上に、コンタクトホール３４を介してパッド電極８と接続する上層のパッド電極１６を形成する。その後、上層のパッド電極１６上を開口させたパッシベーション膜９を表面に形成して、ＥＳＤ保護用ｎｐｎトランジスタ２０１を完成させる。
図１の半導体装置１００のＥＳＤ保護用トランジスタ１０１では、前記したように、パッド電極８の表面は、下地の絶縁膜６の凹凸が反映されることによって凹凸になる。これにより、パッド電極８に固着するボンディングワイヤの接合強度が低下したり、また、下地のシリコン層にダメージが入り易くなったりする。
一方、図４に示した半導体装置２００のＥＳＤ保護用ｎｐｎトランジスタ２０１では、図４において符号Ｄで示した箇所（Ｄ部）のように、パッド電極８の表面は多少凹凸しているが、パッド電極８上に層間絶縁膜１５を被覆し、その上に上層のパッド電極１６を形成することで、上層のパッド電極１６の表面をＣ部に示すように平坦化できる。この平坦化された上層のパッド電極１６にボンディングワイヤを固着することにより、ボンディングワイヤの接合強度を向上させることができる。また、下地のシリコン層にボンディング時のダメージが入りにくくなる。
図２に示した半導体装置２００のＥＳＤ保護用ｎｐｎトランジスタ２０１のサージ電圧に対する保護機能は、図１に示した半導体装置１００のＥＳＤ保護用ｎｐｎトランジスタ１０１と同様である。なお、前記コンタクトホール３２が前記パッド電極８を取り囲む配置にすることで、Ｒ３を通る電流Ｉ３が平面的に均一に流れるので好ましい。
（実施の形態３）
つぎに、この発明にかかる実施の形態３の半導体装置の構成について説明する。実施の形態３においては、上述した実施の形態１および実施の形態２と同一部分は同一符号で示し、説明を省略する。図５は、この発明にかかる実施の形態３の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。
この発明にかかる実施の形態３の半導体装置３００のＥＳＤ保護用ｎｐｎトランジスタ３０１と、図４に示したこの発明にかかる実施の形態２の半導体装置２００のＥＳＤ保護用ｎｐｎトランジスタ２０１とは、図５において符号Ｅで示した箇所（Ｅ部）で、コンタクトホール３１を形成せず、ｐ層２を金属電極７に接触させないようにした点が異なる。つまり、上記の実施の形態におけるｎｐｎトランジスタ１４を、ベースオープンのｎｐｎトランジスタにした点が異なる。
図６は、ＥＳＤ保護用ｎｐｎトランジスタ３０１の電圧と電流の関係を示す図である。図６においては、ｎｐｎトランジスタ１４のコレクタ・エミッタ間の電圧とコレクタ電流の関係を示している。ＥＳＤ保護用ｎｐｎトランジスタ３０１においては、ｐ層２が金属電極７に接続しないため、ｎｐｎトランジスタ１４のベースはオープンとなる。このため、寄生ダイオード１３がアバランシェに突入した時点（図６のＢ点）でｎｐｎトランジスタ１４が動作を開始し電流が急激に増加し、サージ電圧をクランプする。
この場合は、寄生ダイオード１３のアバランシェ（降伏）により発生した正孔２２は、ｐ層２から金属電極７へ流れて行かずに、ｐ層２に蓄積される。このため、寄生ダイオード１３がアバランシェを起こした時点で、ｎｐｎトランジスタ１４のベース・エミッタ間電圧が瞬時に０．７Ｖとなり、ｎｐｎトランジスタ１４は動作を開始する（導通する）。また、ｐ層２からｎ層１０へ注入された正孔２２によりｎ層１０は伝導度変調を起こして、ｎ層１０の横方向抵抗Ｒ３は小さな抵抗値になる。そのため、ＥＳＤ保護用ｎｐｎトランジスタ３０１の動作抵抗は小さくなる。
また、ベースオープンによりＢ点の立ち上がり電圧（アバランシェ電圧）が低下する。ベースオープンによるＢ点の立ち上がり電圧（アバランシェ電圧）の低下分の電圧は、パッド電極８下のｎ層３上にポリシリコンでダイオードを形成し、それをｎｐｎトランジスタ１４に直列接続する（図示を省略する）ことにより嵩上げすることができる。これにより、図６において点線で示すように、立ち上がり電圧（Ｂ点の電圧）を高くすることができる。
立ち上がり電圧は、ｐ層２の不純物濃度を低くし、ｐ層２の深さを深くすることによっても高めることができる。この場合も、この発明にかかる実施の形態２の半導体装置のように、パッド電極８上に層間絶縁膜１５を形成し、その上の上層のパッド電極１６を形成することで、この発明にかかる実施の形態２の半導体装置と同様の効果を得ることができる。
以上のように、この発明にかかる半導体装置は、ＥＳＤ保護用素子を有する半導体装置に有用であり、特に、ＥＳＤ保護用素子の面積および動作抵抗を小さくして、ＥＳＤ耐量の向上を図ることができる半導体装置に適している。
１ ｐ半導体基板
２，４，１１，２０ ｐ層
３，１０，１２ ｎ層
５ ＬＯＣＯＳ酸化膜
６ 絶縁膜
７ 金属電極
８ パッド電極
９ パッシベーション膜
１３ 寄生ダイオード
１４ ｎｐｎトランジスタ
１５ 層間絶縁膜
１６ 上層のパッド電極
１９ 点線
２１ 電子
２２ 正孔
２３ 空乏層
２４ 空乏層の幅
２５ ｐ層の幅
３０，３１，３２，３３，３４ コンタクトホール
１００，２００，３００ 半導体装置
１０１，２０１，３０１ ＥＳＤ保護用ｎｐｎトランジスタ
Ｒ１，Ｒ２，Ｒ３ 横方向抵抗
Ｉ１，Ｉ２，Ｉ３ 電流

Claims (7)

  1. 第１導電型の第１半導体層と、
    前記第１半導体層上に配置される第２導電型のエミッタ半導体層と、
    前記エミッタ半導体層上に選択的に配置される第１導電型のベース半導体層と、
    前記ベース半導体層上に選択的に配置される第２導電型のコレクタ半導体層と、
    前記コレクタ半導体層上に配置される絶縁膜と、
    前記絶縁膜上に配置され、当該絶縁膜に形成される第１のコンタクトホール群を介して前記コレクタ半導体層に電気的に接続するパッド電極と、
    前記第１半導体層、前記エミッタ半導体層および前記ベース半導体層に電気的に接続する金属電極と、
    を具備し、
    前記金属電極は、前記ベース半導体層と、当該ベース半導体層上に配置された絶縁膜に形成される第２のコンタクトホール群を介して電気的に接続され、当該第２のコンタクトホール群が、前記パッド電極の周囲を取り囲むように配置され、
    前記コレクタ半導体層と前記ベース半導体層からなるダイオードのアバランシェ電圧で前記ベース半導体層内に前記第１半導体層に向って広がる空乏層の幅より前記エミッタ半導体層と前記コレクタ半導体層に挟まれる前記ベース半導体層の幅が大きく、前記ダイオードのアバランシェ電圧より高い電圧で前記コレクタ半導体層、前記ベース半導体層および前記エミッタ半導体層からなるトランジスタが導通することを特徴とする半導体装置。
  2. 第１導電型の第１半導体層と、
    前記第１半導体層上に配置される第２導電型のエミッタ半導体層と、
    前記エミッタ半導体層上に選択的に配置される第１導電型のベース半導体層と、
    前記ベース半導体層上に選択的に配置される第２導電型のコレクタ半導体層と、
    前記コレクタ半導体層上に配置される絶縁膜と、
    前記絶縁膜上に配置され、当該絶縁膜に形成される第１のコンタクトホール群を介して前記コレクタ半導体層に電気的に接続するパッド電極と、
    前記第１半導体層、前記ベース半導体層に電気的に接続する金属電極と、
    を具備し、
    前記金属電極は、前記ベース半導体層と、当該ベース半導体層上に配置された絶縁膜に形成される第２のコンタクトホール群を介して電気的に接続され、当該第２のコンタクトホール群が、前記パッド電極の周囲を取り囲むように配置され、
    前記コレクタ半導体層と前記ベース半導体層からなるダイオードのアバランシェによって発生したキャリアが前記ベース半導体層に蓄積することで前記コレクタ半導体層、前記ベース半導体層および前記エミッタ半導体層からなるトランジスタが導通することを特徴とする半導体装置。
  3. 前記金属電極は、
    前記エミッタ半導体層と、当該エミッタ半導体層上に配置された絶縁膜に形成される第３のコンタクトホール群を介して電気的に接続され、
    前記第１半導体層に達するように配置される第１導電型の第２半導体層と、当該第２半導体層上に配置された絶縁膜に形成される第４のコンタクトホール群を介して電気的に接続され、
    前記第３のコンタクトホール群が、前記第２のコンタクトホール群の周囲を取り囲むように配置され、
    前記第４のコンタクトホール群が、前記第３のコンタクトホール群の周囲を取り囲むように配置されることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記パッド電極上に配置される層間絶縁膜と、
    前記パッド電極の外周部上の前記層間絶縁膜に複数配置される第５のコンタクトホール群と、
    前記層間絶縁膜上に配置され、前記第５のコンタクトホール群を介して電気的に接続する上層のパッド電極と、
    を具備することを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
  5. 第１導電型の第１半導体層と、
    前記第１半導体層上に配置される第２導電型のエミッタ半導体層と、
    前記エミッタ半導体層上に選択的に配置される第１導電型のベース半導体層と、
    前記ベース半導体層上に選択的に配置される第２導電型のコレクタ半導体層と、
    前記コレクタ半導体層上に配置される絶縁膜と、
    前記絶縁膜上に配置され、当該絶縁膜に形成される複数のコンタクトホールを介して前記コレクタ半導体層に電気的に接続するパッド電極と、
    前記パッド電極上方に層間絶縁膜を介して配置される最上層のパッド電極と、
    前記層間絶縁膜に複数配置される上層のコンタクトホール群と、
    前記第１半導体層、前記エミッタ半導体層および前記ベース半導体層に電気的に接続する金属電極と、
    を具備し、
    前記コレクタ半導体層と前記ベース半導体層からなるダイオードのアバランシェ電圧で前記ベース半導体層内に前記第１半導体層に向って広がる空乏層の幅より前記エミッタ半導体層と前記コレクタ半導体層に挟まれる前記ベース半導体層の幅が大きく、前記ダイオードのアバランシェ電圧より高い電圧で前記コレクタ半導体層、前記ベース半導体層および前記エミッタ半導体層からなるトランジスタが導通し、
    前記複数のコンタクトホールは、前記パッド電極の中心から外周方向であって、前記最上層のパッド電極の開口部の下方に複数設けられ、
    前記最上層のパッド電極直下の前記層間絶縁膜に設けられる前記上層のコンタクトホール群は、前記最上層のパッド電極の開口部の外側に設けられることを特徴とする半導体装置。
  6. 前記層間絶縁膜が、ＢＰＳＧ膜もしくはＨＴＯ膜であることを特徴とする請求項４または５に記載の半導体装置。
  7. 前記絶縁膜が、ＢＰＳＧ膜もしくはＨＴＯ膜であることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
JP2012547816A 2010-12-06 2011-12-01 半導体装置 Active JP5708660B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012547816A JP5708660B2 (ja) 2010-12-06 2011-12-01 半導体装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010271781 2010-12-06
JP2010271781 2010-12-06
PCT/JP2011/077866 WO2012077581A1 (ja) 2010-12-06 2011-12-01 半導体装置
JP2012547816A JP5708660B2 (ja) 2010-12-06 2011-12-01 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2012077581A1 JPWO2012077581A1 (ja) 2014-05-19
JP5708660B2 true JP5708660B2 (ja) 2015-04-30

Family

ID=46207071

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012547816A Active JP5708660B2 (ja) 2010-12-06 2011-12-01 半導体装置

Country Status (4)

Country Link
US (1) US9048278B2 (ja)
JP (1) JP5708660B2 (ja)
CN (1) CN103250250B (ja)
WO (1) WO2012077581A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6007606B2 (ja) 2012-06-18 2016-10-12 富士電機株式会社 半導体装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05503400A (ja) * 1990-10-22 1993-06-03 ハリス・コーポレーション Ｐｉｓｏ静電的放電保護デバイス
JPH11186320A (ja) * 1997-12-09 1999-07-09 Samsung Electron Co Ltd 多層パッドを具備した半導体素子及びその製造方法
JP2000174217A (ja) * 1998-09-30 2000-06-23 Rohm Co Ltd 半導体装置
JP2000269439A (ja) * 1999-03-17 2000-09-29 Sanyo Electric Co Ltd 半導体集積回路の入力保護回路とその製造方法
JP2006196487A (ja) * 2005-01-11 2006-07-27 Seiko Epson Corp 半導体装置
JP2010050177A (ja) * 2008-08-20 2010-03-04 Sharp Corp 半導体装置
US20100148265A1 (en) * 2008-12-15 2010-06-17 United Microelectronics Corp. Esd protection device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4262295A (en) * 1978-01-30 1981-04-14 Hitachi, Ltd. Semiconductor device
GB2056166B (en) * 1979-08-08 1983-09-14 Philips Electronic Associated Hot-electron or hot-hole transistor
JP2712448B2 (ja) 1988-12-23 1998-02-10 富士電機株式会社 半導体装置
US5539233A (en) * 1993-07-22 1996-07-23 Texas Instruments Incorporated Controlled low collector breakdown voltage vertical transistor for ESD protection circuits
EP2325889B1 (en) * 1995-04-12 2015-06-10 Fuji Electric Co., Ltd. High voltage integrated circuit, high voltage junction terminating structure, and high voltage MIS transistor
JPH10261765A (ja) 1997-03-18 1998-09-29 Mitsubishi Electric Corp 半導体集積回路
SG107645A1 (en) * 2002-09-10 2004-12-29 Sarnoff Corp Electrostatic discharge protection silicon controlled rectifier (esd-scr) for silicon germanium technologies
JP2005223026A (ja) 2004-02-04 2005-08-18 Matsushita Electric Ind Co Ltd 半導体装置
JP2006294776A (ja) 2005-04-08 2006-10-26 Toko Inc ダイオード
JP4957686B2 (ja) 2008-09-04 2012-06-20 富士電機株式会社 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05503400A (ja) * 1990-10-22 1993-06-03 ハリス・コーポレーション Ｐｉｓｏ静電的放電保護デバイス
JPH11186320A (ja) * 1997-12-09 1999-07-09 Samsung Electron Co Ltd 多層パッドを具備した半導体素子及びその製造方法
JP2000174217A (ja) * 1998-09-30 2000-06-23 Rohm Co Ltd 半導体装置
JP2000269439A (ja) * 1999-03-17 2000-09-29 Sanyo Electric Co Ltd 半導体集積回路の入力保護回路とその製造方法
JP2006196487A (ja) * 2005-01-11 2006-07-27 Seiko Epson Corp 半導体装置
JP2010050177A (ja) * 2008-08-20 2010-03-04 Sharp Corp 半導体装置
US20100148265A1 (en) * 2008-12-15 2010-06-17 United Microelectronics Corp. Esd protection device

Also Published As

Publication number Publication date
US9048278B2 (en) 2015-06-02
CN103250250A (zh) 2013-08-14
JPWO2012077581A1 (ja) 2014-05-19
CN103250250B (zh) 2016-08-10
US20130320499A1 (en) 2013-12-05
WO2012077581A1 (ja) 2012-06-14

Similar Documents

Publication Publication Date Title
US8633509B2 (en) Apparatus and method for transient electrical overstress protection
US9997510B2 (en) Semiconductor device layout structure
JP4209432B2 (ja) 静電破壊保護装置
US8368167B1 (en) Schottky diode with extended forward current capability
US20140247527A1 (en) Circuit including a resistive element, a diode, and a switch and a method of using the same
US8754479B2 (en) Semiconductor device
US8933513B2 (en) Semiconductor device
US10163890B2 (en) Semiconductor device
JP6011136B2 (ja) 半導体装置
JP2001257366A (ja) 半導体装置
US8188568B2 (en) Semiconductor integrated circuit
JP3869580B2 (ja) 半導体装置
JP6838504B2 (ja) 半導体装置および半導体回路装置
JP5708660B2 (ja) 半導体装置
JP4423466B2 (ja) 半導体装置
US8618584B2 (en) Semiconductor device
JP5529436B2 (ja) 静電破壊保護回路
JP2014038922A (ja) 半導体装置
US10833068B2 (en) Semiconductor device
JP2009141071A (ja) 静電気保護用半導体素子
JP2009038101A (ja) 半導体装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140610

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140811

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141014

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141208

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150203

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150216

R150 Certificate of patent or registration of utility model

Ref document number: 5708660

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250