JP2000269439A - 半導体集積回路の入力保護回路とその製造方法 - Google Patents
半導体集積回路の入力保護回路とその製造方法Info
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- JP2000269439A JP2000269439A JP11072350A JP7235099A JP2000269439A JP 2000269439 A JP2000269439 A JP 2000269439A JP 11072350 A JP11072350 A JP 11072350A JP 7235099 A JP7235099 A JP 7235099A JP 2000269439 A JP2000269439 A JP 2000269439A
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Abstract
(57)【要約】
【課題】 プロセス変更せずにブレークダウン電圧の低
い入力保護用バイポーラ型トランジスタを提供する。 【解決手段】 本発明の半導体集積回路の入力保護回路
は、Ｐ型の半導体基板１内に形成されエミッタ領域を構
成するＮ型ウエル３と、このＮ型ウエル３内に形成され
ベース領域を構成するＰ型拡散層１０と、このＰ型拡散
層１０内に形成されコレクタ領域を構成するＮ型拡散層
１５とを有するものである。
い入力保護用バイポーラ型トランジスタを提供する。 【解決手段】 本発明の半導体集積回路の入力保護回路
は、Ｐ型の半導体基板１内に形成されエミッタ領域を構
成するＮ型ウエル３と、このＮ型ウエル３内に形成され
ベース領域を構成するＰ型拡散層１０と、このＰ型拡散
層１０内に形成されコレクタ領域を構成するＮ型拡散層
１５とを有するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
入力保護回路とその製造方法に関し、更に言えば入力保
護用バイポーラ型トランジスタとその製造方法に関す
る。
入力保護回路とその製造方法に関し、更に言えば入力保
護用バイポーラ型トランジスタとその製造方法に関す
る。
【０００２】
【従来の技術】一般に、半導体集積回路等には、外部入
力端子にサージ電圧が印加された時に入力回路のゲート
絶縁膜が破壊しないように保護するための入力保護回路
が設けられている。
力端子にサージ電圧が印加された時に入力回路のゲート
絶縁膜が破壊しないように保護するための入力保護回路
が設けられている。
【０００３】図７（ａ）及び図７（ｂ）は上記入力保護
回路の一例を示す等価回路図及び断面図である。
回路の一例を示す等価回路図及び断面図である。
【０００４】５１は入力端子に接続された入力パッド、
５２は入力パッド５１と入力回路（図示せず）との間の
入力配線、５３は入力配線５２と接地電位ノードとの間
に形成され、Ｐ型の半導体基板５５のＰ型ウエル５６が
ベース領域となる入力保護用バイポーラ型トランジスタ
である。本構成では、Ｐ型ウエル５６上に形成された入
力保護用バイポーラ型トランジスタは、ＮＰＮ型トラン
ジスタであり、そのコレクタ領域５７が入力配線５２に
接続され、そのエミッタ領域５８が接地電位ノードに接
続され、Ｐ型ウエル５６に接地電位が与えられている。
尚、５９は素子分離膜である。
５２は入力パッド５１と入力回路（図示せず）との間の
入力配線、５３は入力配線５２と接地電位ノードとの間
に形成され、Ｐ型の半導体基板５５のＰ型ウエル５６が
ベース領域となる入力保護用バイポーラ型トランジスタ
である。本構成では、Ｐ型ウエル５６上に形成された入
力保護用バイポーラ型トランジスタは、ＮＰＮ型トラン
ジスタであり、そのコレクタ領域５７が入力配線５２に
接続され、そのエミッタ領域５８が接地電位ノードに接
続され、Ｐ型ウエル５６に接地電位が与えられている。
尚、５９は素子分離膜である。
【０００５】ここで、上記入力保護用のＮＰＮ型トラン
ジスタ５３の動作について説明する。
ジスタ５３の動作について説明する。
【０００６】入力パッド５１にサージ電圧のような過大
の電圧が印加された時に、ＮＰＮ型トランジスタ５３の
ＰＮ接合部でブレークダウンが生じ、大きな電流が半導
体基板５５を通して接地電位に流れる。このとき、上記
基板５５の抵抗成分による電圧降下により基板電位が上
昇し、ＮＰＮ型トランジスタ５３のベース電位も上昇す
る。これにより、ＮＰＮ型トランジスタ５３がオン状態
になり、その増幅作用により大きな電流を接地電位に流
すようになる。従って、過大の電圧が、入力回路のＭＯ
Ｓトランジスタのゲートに直接印加されることはなく、
半導体集積回路の静電破壊に対処していた。
の電圧が印加された時に、ＮＰＮ型トランジスタ５３の
ＰＮ接合部でブレークダウンが生じ、大きな電流が半導
体基板５５を通して接地電位に流れる。このとき、上記
基板５５の抵抗成分による電圧降下により基板電位が上
昇し、ＮＰＮ型トランジスタ５３のベース電位も上昇す
る。これにより、ＮＰＮ型トランジスタ５３がオン状態
になり、その増幅作用により大きな電流を接地電位に流
すようになる。従って、過大の電圧が、入力回路のＭＯ
Ｓトランジスタのゲートに直接印加されることはなく、
半導体集積回路の静電破壊に対処していた。
【０００７】
【発明が解決しようとする課題】ここで、上記ＮＰＮ型
トランジスタ５３を通常のＣＭＯＳプロセスで形成した
場合のブレークダウン電圧はＶ２（＝およそ８．４Ｖ程
度）と高く、このときのゲート絶縁膜が破壊されるゲー
ト破壊電圧Ｖ３（＝およそ１０Ｖ程度）であるため、マ
ージンが少ないという問題があった（図２参照）。尚、
Ｐ型ウエル５６濃度を高くすれば、ブレークダウン電圧
を下げることができるが、通常のＭＯＳトランジスタ側
のトランジスタ特性が変動してしまうため、特性評価を
し直す必要が生じる。
トランジスタ５３を通常のＣＭＯＳプロセスで形成した
場合のブレークダウン電圧はＶ２（＝およそ８．４Ｖ程
度）と高く、このときのゲート絶縁膜が破壊されるゲー
ト破壊電圧Ｖ３（＝およそ１０Ｖ程度）であるため、マ
ージンが少ないという問題があった（図２参照）。尚、
Ｐ型ウエル５６濃度を高くすれば、ブレークダウン電圧
を下げることができるが、通常のＭＯＳトランジスタ側
のトランジスタ特性が変動してしまうため、特性評価を
し直す必要が生じる。
【０００８】そのため、本発明者はプロセス変更するこ
となしに、ブレークダウン電圧の低い入力保護用バイポ
ーラ型トランジスタの製造方法について検討した。そし
て、通常のＭＯＳトランジスタの製造工程におけるポケ
ット領域の形成工程に着目した。このポケット領域と
は、ＣＭＯＳトランジスタにおいて、ゲート下近傍にポ
ケット領域（一導電型）を形成することで、ソース・ド
レイン領域（逆導電型）のチャネル方向への拡散を抑止
すると共に、短チャネル効果の防止を図るものである。
尚、このような技術は、特開平８−１３０２５１号公報
等に開示されている。
となしに、ブレークダウン電圧の低い入力保護用バイポ
ーラ型トランジスタの製造方法について検討した。そし
て、通常のＭＯＳトランジスタの製造工程におけるポケ
ット領域の形成工程に着目した。このポケット領域と
は、ＣＭＯＳトランジスタにおいて、ゲート下近傍にポ
ケット領域（一導電型）を形成することで、ソース・ド
レイン領域（逆導電型）のチャネル方向への拡散を抑止
すると共に、短チャネル効果の防止を図るものである。
尚、このような技術は、特開平８−１３０２５１号公報
等に開示されている。
【０００９】従って、本発明では上記ポケット領域の形
成工程を利用することで、プロセス変更せずにブレーク
ダウン電圧の低い入力保護用バイポーラ型トランジスタ
とその製造方法を提供することを目的とする。
成工程を利用することで、プロセス変更せずにブレーク
ダウン電圧の低い入力保護用バイポーラ型トランジスタ
とその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】そこで、本発明の半導体
集積回路の入力保護回路は、図１に示すようにＰ型の半
導体基板１内に形成されエミッタ領域を構成するＮ型ウ
エル３と、このＮ型ウエル３内に形成されベース領域を
構成するＰ型拡散層１０と、このＰ型拡散層１０内に形
成されコレクタ領域を構成するＮ型拡散層１５とを有す
るもので、前記コレクタ領域下の前記ベース領域幅が、
およそ０．２μｍ乃至０．３μｍ程度であることを特徴
とする。
集積回路の入力保護回路は、図１に示すようにＰ型の半
導体基板１内に形成されエミッタ領域を構成するＮ型ウ
エル３と、このＮ型ウエル３内に形成されベース領域を
構成するＰ型拡散層１０と、このＰ型拡散層１０内に形
成されコレクタ領域を構成するＮ型拡散層１５とを有す
るもので、前記コレクタ領域下の前記ベース領域幅が、
およそ０．２μｍ乃至０．３μｍ程度であることを特徴
とする。
【００１１】また、その製造方法は、図３に示すように
Ｐ型の半導体基板１内にＮ型ウエル（エミッタ領域）３
及びＰ型ウエル２を形成する。次に、図４に示すように
このＰ型ウエル２上にゲート絶縁膜５を介してゲート電
極６を形成し、このゲート電極６の両側及び前記Ｎ型ウ
エル３上に形成するベース領域形成領域上に開口７ａ，
７ｂ及び７ｃを有するレジスト膜７を形成した後に、こ
のレジスト膜７をマスクにしてＰ型不純物をイオン注入
してＰ型ウエル２内のゲート電極６下の両側にＰ型のポ
ケット領域８，９を形成すると共に、Ｎ型ウエル３内に
ベース領域を構成するＰ型拡散層１０を形成する。更
に、図５に示すように前記Ｎ型ウエル３上に形成したＰ
型拡散層（ベース領域）１０上にこの拡散層１０よりも
狭い開口１１ａを有するレジスト膜１１を形成した後
に、このレジスト膜１１をマスクにしてＮ型不純物をイ
オン注入して前記ゲート電極６に隣接するようにＮ型の
ソース・ドレイン領域１２，１３を形成し、Ｎ型ウエル
３内のＰ型拡散層１０内にコレクタ領域を構成するＮ型
拡散層１５を形成すると共に、Ｎ型ウエル３を接地電位
に接続するためのＮ型拡散層１４，１６を形成する工程
とを有することを特徴とする。
Ｐ型の半導体基板１内にＮ型ウエル（エミッタ領域）３
及びＰ型ウエル２を形成する。次に、図４に示すように
このＰ型ウエル２上にゲート絶縁膜５を介してゲート電
極６を形成し、このゲート電極６の両側及び前記Ｎ型ウ
エル３上に形成するベース領域形成領域上に開口７ａ，
７ｂ及び７ｃを有するレジスト膜７を形成した後に、こ
のレジスト膜７をマスクにしてＰ型不純物をイオン注入
してＰ型ウエル２内のゲート電極６下の両側にＰ型のポ
ケット領域８，９を形成すると共に、Ｎ型ウエル３内に
ベース領域を構成するＰ型拡散層１０を形成する。更
に、図５に示すように前記Ｎ型ウエル３上に形成したＰ
型拡散層（ベース領域）１０上にこの拡散層１０よりも
狭い開口１１ａを有するレジスト膜１１を形成した後
に、このレジスト膜１１をマスクにしてＮ型不純物をイ
オン注入して前記ゲート電極６に隣接するようにＮ型の
ソース・ドレイン領域１２，１３を形成し、Ｎ型ウエル
３内のＰ型拡散層１０内にコレクタ領域を構成するＮ型
拡散層１５を形成すると共に、Ｎ型ウエル３を接地電位
に接続するためのＮ型拡散層１４，１６を形成する工程
とを有することを特徴とする。
【００１２】
【発明の実施の形態】以下、本発明の半導体集積回路の
入力保護回路とその製造方法に係る一実施形態について
図面を参照しながら説明する。
入力保護回路とその製造方法に係る一実施形態について
図面を参照しながら説明する。
【００１３】図１は本発明の入力保護回路の一例を示す
断面図である。尚、等価回路図は、従来構成と同様であ
り、重複した説明を避けるために省略する。
断面図である。尚、等価回路図は、従来構成と同様であ
り、重複した説明を避けるために省略する。
【００１４】１８は入力端子に接続された入力パッド、
１７は入力パッド１８と入力回路（図示せず）との間の
入力配線、２０は入力配線１７と接地電位ノードとの間
に形成され、Ｐ型の半導体基板１のＮ型ウエル３内に形
成されたＰ型拡散層１０がベース領域となる入力保護用
バイポーラ型トランジスタである。本構成では、Ｎ型ウ
エル３上に形成された入力保護用バイポーラ型トランジ
スタ２０は、ＮＰＮ型トランジスタであり、そのコレク
タ領域（Ｎ型拡散層１５）が入力配線１７に接続され、
そのエミッタ領域（Ｎ型ウエル３）が接地電位ノードに
接続されている。尚、４は素子分離膜であり、１４，１
６はＮ型ウエル３を接地電位に接続するためのＮ型拡散
層である。
１７は入力パッド１８と入力回路（図示せず）との間の
入力配線、２０は入力配線１７と接地電位ノードとの間
に形成され、Ｐ型の半導体基板１のＮ型ウエル３内に形
成されたＰ型拡散層１０がベース領域となる入力保護用
バイポーラ型トランジスタである。本構成では、Ｎ型ウ
エル３上に形成された入力保護用バイポーラ型トランジ
スタ２０は、ＮＰＮ型トランジスタであり、そのコレク
タ領域（Ｎ型拡散層１５）が入力配線１７に接続され、
そのエミッタ領域（Ｎ型ウエル３）が接地電位ノードに
接続されている。尚、４は素子分離膜であり、１４，１
６はＮ型ウエル３を接地電位に接続するためのＮ型拡散
層である。
【００１５】ここで、本発明の特徴は、ＮＰＮ型トラン
ジスタ２０のベース領域を構成するＰ型拡散層１０が、
通常のＭＯＳトランジスタの製造工程におけるポケット
領域の形成工程と同一工程で形成されていることであ
る。このような構成のＮＰＮ型トランジスタ２０のブレ
ークダウン電圧はＶ１（＝およそ７．４Ｖ程度）とな
り、従来構成のＮＰＮ型トランジスタ５３のブレークダ
ウン電圧であるＶ２（＝およそ８．４Ｖ程度）より、Ｖ
２−Ｖ１（＝１Ｖ程度）下げることができた。図２は、
従来構成のＮＰＮ型トランジスタと本発明構成のＮＰＮ
型トランジスタにおけるブレークダウン電圧を比較する
ための特性図であり、本発明構成では、ゲート絶縁膜が
破壊されるゲート破壊電圧Ｖ３（＝およそ１０Ｖ程度）
に対して、従来構成よりもマージンを広く取ることがで
きる。
ジスタ２０のベース領域を構成するＰ型拡散層１０が、
通常のＭＯＳトランジスタの製造工程におけるポケット
領域の形成工程と同一工程で形成されていることであ
る。このような構成のＮＰＮ型トランジスタ２０のブレ
ークダウン電圧はＶ１（＝およそ７．４Ｖ程度）とな
り、従来構成のＮＰＮ型トランジスタ５３のブレークダ
ウン電圧であるＶ２（＝およそ８．４Ｖ程度）より、Ｖ
２−Ｖ１（＝１Ｖ程度）下げることができた。図２は、
従来構成のＮＰＮ型トランジスタと本発明構成のＮＰＮ
型トランジスタにおけるブレークダウン電圧を比較する
ための特性図であり、本発明構成では、ゲート絶縁膜が
破壊されるゲート破壊電圧Ｖ３（＝およそ１０Ｖ程度）
に対して、従来構成よりもマージンを広く取ることがで
きる。
【００１６】また、本発明構成では、上記のＰ型拡散層
１０の幅（即ち、コレクタ領域を構成するＮ型拡散層１
５下からの距離）が、従来のＰ型ウエル５６（ウエル拡
散形成しているために深くなる。およそ３〜４μｍ程
度）から成るベース領域と比較して狭く（およそ０．１
〜０．２μｍ程度）形成されているため、電流増幅率β
が高くなり、従って入力パッド１８に入力されたノイズ
を効率よくＮ型ウエル３に逃がすことができる。
１０の幅（即ち、コレクタ領域を構成するＮ型拡散層１
５下からの距離）が、従来のＰ型ウエル５６（ウエル拡
散形成しているために深くなる。およそ３〜４μｍ程
度）から成るベース領域と比較して狭く（およそ０．１
〜０．２μｍ程度）形成されているため、電流増幅率β
が高くなり、従って入力パッド１８に入力されたノイズ
を効率よくＮ型ウエル３に逃がすことができる。
【００１７】以下、本発明の入力保護回路の製造方法の
一例を、上記ＮＰＮ型トランジスタ２０をＣＭＯＳプロ
セス（特に、Ｎチャネル型ＭＯＳトランジスタの形成工
程）と合わせ込み形成する製造方法に基づき説明する。
一例を、上記ＮＰＮ型トランジスタ２０をＣＭＯＳプロ
セス（特に、Ｎチャネル型ＭＯＳトランジスタの形成工
程）と合わせ込み形成する製造方法に基づき説明する。
【００１８】先ず、図３において、Ｐ型の半導体基板１
上にＰ型ウエル２及びＮ型ウエル３が形成されており、
Ｐ型ウエル２及びＮ型ウエル３の拡散深さは、それぞれ
およそ３〜４μｍ程度で、その濃度は、それぞれおよそ
１×１０16／ｃｍ3程度である。４は周知のＬＯＣＯＳ
（Local Oxidation Of Sil icon）法により形成された
素子分離膜である。尚、上記Ｎ型ウエル３上には本発明
のＮＰＮ型トランジスタ２０が形成され（形成領域
Ａ），Ｐ型ウエル２上にはＮチャネル型ＭＯＳトランジ
スタが形成される（形成領域Ｂ）と共に、Ｐチャネル型
ＭＯＳトランジスタ（不図示）が形成される。尚、説明
の便宜上、Ｐチャネル型ＭＯＳトランジスタの製造方法
については説明を省略する。
上にＰ型ウエル２及びＮ型ウエル３が形成されており、
Ｐ型ウエル２及びＮ型ウエル３の拡散深さは、それぞれ
およそ３〜４μｍ程度で、その濃度は、それぞれおよそ
１×１０16／ｃｍ3程度である。４は周知のＬＯＣＯＳ
（Local Oxidation Of Sil icon）法により形成された
素子分離膜である。尚、上記Ｎ型ウエル３上には本発明
のＮＰＮ型トランジスタ２０が形成され（形成領域
Ａ），Ｐ型ウエル２上にはＮチャネル型ＭＯＳトランジ
スタが形成される（形成領域Ｂ）と共に、Ｐチャネル型
ＭＯＳトランジスタ（不図示）が形成される。尚、説明
の便宜上、Ｐチャネル型ＭＯＳトランジスタの製造方法
については説明を省略する。
【００１９】次に、図４において、全面にレジスト膜７
を形成し、このレジスト膜７内の上記Ｐ型ウエル２上に
ゲート絶縁膜５を介して形成したゲート電極６の両側に
開口７ａ，７ｂを形成すると共に、Ｎ型ウエル３内のベ
ース領域形成領域に対応する位置に開口７ｃを形成した
後に、レジスト膜７をマスクにしてＰ型不純物をイオン
注入して、開口７ａ，７ｂ下にＰ型のポケット領域８，
９を形成すると共に、開口７ｃ下にＰ型拡散層１０を形
成する。尚、実際には、後工程でのアニール工程により
イオン注入された不純物が拡散されてなるが、便宜的に
拡散された状態を図示してある。また、本工程では、例
えばボロンイオンをおよそ１００ＫｅＶの加速電圧で、
１．５×１０13／ｃｍ2の注入量でイオン注入してお
り、アニール処理後のＰ型拡散層１０の濃度は、およそ
１×１０18／ｃｍ3程度で、その濃度ピークの深さは、
およそ０．４μｍ程度である。そして、このＰ型拡散層
１０はベース領域を構成する。
を形成し、このレジスト膜７内の上記Ｐ型ウエル２上に
ゲート絶縁膜５を介して形成したゲート電極６の両側に
開口７ａ，７ｂを形成すると共に、Ｎ型ウエル３内のベ
ース領域形成領域に対応する位置に開口７ｃを形成した
後に、レジスト膜７をマスクにしてＰ型不純物をイオン
注入して、開口７ａ，７ｂ下にＰ型のポケット領域８，
９を形成すると共に、開口７ｃ下にＰ型拡散層１０を形
成する。尚、実際には、後工程でのアニール工程により
イオン注入された不純物が拡散されてなるが、便宜的に
拡散された状態を図示してある。また、本工程では、例
えばボロンイオンをおよそ１００ＫｅＶの加速電圧で、
１．５×１０13／ｃｍ2の注入量でイオン注入してお
り、アニール処理後のＰ型拡散層１０の濃度は、およそ
１×１０18／ｃｍ3程度で、その濃度ピークの深さは、
およそ０．４μｍ程度である。そして、このＰ型拡散層
１０はベース領域を構成する。
【００２０】更に、図５において、上記レジスト膜７を
除去し、上記Ｎ型ウエル３上のＰ拡散層１０上にその拡
散層１０よりも狭い開口１１ａを有するレジスト膜１１
を形成した後に、このレジスト膜１１及びゲート電極６
をマスクにしてＮ型不純物をイオン注入して、上記ゲー
ト電極６に隣接するように基板表層にソース・ドレイン
領域１２，１３を形成すると共に、Ｎ型ウエル３上にＮ
型拡散層１４，１５，１６を形成する。尚、Ｎ型拡散層
１４，１６はエミッタ領域を構成するＮ型ウエル３を接
地電位に接続するためのものである。また、Ｎ型拡散層
１５はコレクタ領域となり、入力配線１７を介して入力
パッド１８が接続されている。
除去し、上記Ｎ型ウエル３上のＰ拡散層１０上にその拡
散層１０よりも狭い開口１１ａを有するレジスト膜１１
を形成した後に、このレジスト膜１１及びゲート電極６
をマスクにしてＮ型不純物をイオン注入して、上記ゲー
ト電極６に隣接するように基板表層にソース・ドレイン
領域１２，１３を形成すると共に、Ｎ型ウエル３上にＮ
型拡散層１４，１５，１６を形成する。尚、Ｎ型拡散層
１４，１６はエミッタ領域を構成するＮ型ウエル３を接
地電位に接続するためのものである。また、Ｎ型拡散層
１５はコレクタ領域となり、入力配線１７を介して入力
パッド１８が接続されている。
【００２１】更に、本工程では、いわゆるＬＤＤ構造の
ソース・ドレイン領域を形成しているため、例えばリン
イオンをおよそ４０ＫｅＶの加速電圧で、２×１０13／
ｃｍ 2の注入量でイオン注入し、ゲート電極６の側壁部
を被覆するように不図示の側壁絶縁膜を形成した後に、
例えばヒ素イオンをおよそ６０ＫｅＶの加速電圧で、５
×１０1 5／ｃｍ2の注入量でイオン注入している。この
ときのＮ型拡散層１４，１５，１６の拡散深さは、およ
そ０．２５μｍ程度である。従って、上記Ｎ型拡散層１
５下のＰ型拡散層１０（ベース領域）の幅は、およそ
０．１〜０．２μｍ程度となり、従来構成のＰ型ウエル
から成るベース領域に比べて、ベース幅を小さくできる
ため、電流増幅率が増加し、入力パッド１８にノイズが
入ったとしても、Ｎ型ウエル３に効率よく逃がすことが
できる。
ソース・ドレイン領域を形成しているため、例えばリン
イオンをおよそ４０ＫｅＶの加速電圧で、２×１０13／
ｃｍ 2の注入量でイオン注入し、ゲート電極６の側壁部
を被覆するように不図示の側壁絶縁膜を形成した後に、
例えばヒ素イオンをおよそ６０ＫｅＶの加速電圧で、５
×１０1 5／ｃｍ2の注入量でイオン注入している。この
ときのＮ型拡散層１４，１５，１６の拡散深さは、およ
そ０．２５μｍ程度である。従って、上記Ｎ型拡散層１
５下のＰ型拡散層１０（ベース領域）の幅は、およそ
０．１〜０．２μｍ程度となり、従来構成のＰ型ウエル
から成るベース領域に比べて、ベース幅を小さくできる
ため、電流増幅率が増加し、入力パッド１８にノイズが
入ったとしても、Ｎ型ウエル３に効率よく逃がすことが
できる。
【００２２】尚、Ｐ型拡散層１０とＮ型拡散層１５を形
成するためのイオン注入工程の順序は、本実施形態のよ
うにＰ型拡散層１０形成用のイオン注入を行った後に、
Ｎ型拡散層１５形成用のイオン注入を行うものであって
も、その逆のＮ型拡散層１５形成用のイオン注入を行っ
た後に、Ｐ型拡散層１０形成用のイオン注入を行うもの
であっても良い。
成するためのイオン注入工程の順序は、本実施形態のよ
うにＰ型拡散層１０形成用のイオン注入を行った後に、
Ｎ型拡散層１５形成用のイオン注入を行うものであって
も、その逆のＮ型拡散層１５形成用のイオン注入を行っ
た後に、Ｐ型拡散層１０形成用のイオン注入を行うもの
であっても良い。
【００２３】以上説明したように本発明の半導体装置で
は、通常のＭＯＳトランジスタにおけるソース・ドレイ
ン領域のチャネル方向への拡散を抑止すると共に、短チ
ャネル効果の防止を図るためのポケット領域の形成工程
を利用することで、ＣＭＯＳプロセスを変更せずに、ブ
レークダウン電圧の低いバイポーラ型入力保護回路を形
成することができる。また、上述したようにゲート破壊
電圧よりも耐圧が低いため、静電破壊に強い構造であ
る。
は、通常のＭＯＳトランジスタにおけるソース・ドレイ
ン領域のチャネル方向への拡散を抑止すると共に、短チ
ャネル効果の防止を図るためのポケット領域の形成工程
を利用することで、ＣＭＯＳプロセスを変更せずに、ブ
レークダウン電圧の低いバイポーラ型入力保護回路を形
成することができる。また、上述したようにゲート破壊
電圧よりも耐圧が低いため、静電破壊に強い構造であ
る。
【００２４】尚、本実施形態の説明では、ＮＰＮ型バイ
ポーラトランジスタ構造について説明したが、本発明は
Ｎ型基板におけるＰＮＰ型バイポーラトランジスタ構造
の入力保護回路にも適用できるものであり、この場合で
もＣＭＯＳプロセスを慣用する（必要に応じてイオン注
入時の加速電圧を調整する）だけで良くなり、煩わしい
特性評価等の作業が不要となる。
ポーラトランジスタ構造について説明したが、本発明は
Ｎ型基板におけるＰＮＰ型バイポーラトランジスタ構造
の入力保護回路にも適用できるものであり、この場合で
もＣＭＯＳプロセスを慣用する（必要に応じてイオン注
入時の加速電圧を調整する）だけで良くなり、煩わしい
特性評価等の作業が不要となる。
【００２５】以下、このようなＰＮＰ型バイポーラトラ
ンジスタ構造の入力保護回路について説明する。
ンジスタ構造の入力保護回路について説明する。
【００２６】図６（ａ）は上記入力保護回路の等価回路
図で、図６（ｂ）はＣＭＯＳプロセス（特に、Ｐチャネ
ル型ＭＯＳトランジスタの形成工程）と合わせ込み形成
される入力保護回路の断面図である。
図で、図６（ｂ）はＣＭＯＳプロセス（特に、Ｐチャネ
ル型ＭＯＳトランジスタの形成工程）と合わせ込み形成
される入力保護回路の断面図である。
【００２７】図６において、３８は入力端子に接続され
た入力パッド、３７は入力パッド３８と入力回路（図示
せず）との間の入力配線、４０は入力配線３７と接地電
位ノードとの間に形成され、Ｐ型の半導体基板２１のＰ
型ウエル２３内に形成されたＮ型拡散層３０がベース領
域となる入力保護用バイポーラ型トランジスタである。
本構成では、Ｐ型ウエル２３上に形成された入力保護用
バイポーラ型トランジスタ４０は、ＰＮＰ型トランジス
タであり、そのコレクタ領域（Ｐ型拡散層３５）が入力
配線３７に接続され、そのエミッタ領域（Ｐ型ウエル２
３）が電源電位（ＶDD）ノードに接続されている。尚、
２４は素子分離膜であり、３４，３６はＰ型ウエル２３
を電源電位（ＶDD）に接続するためのＰ型拡散層であ
る。
た入力パッド、３７は入力パッド３８と入力回路（図示
せず）との間の入力配線、４０は入力配線３７と接地電
位ノードとの間に形成され、Ｐ型の半導体基板２１のＰ
型ウエル２３内に形成されたＮ型拡散層３０がベース領
域となる入力保護用バイポーラ型トランジスタである。
本構成では、Ｐ型ウエル２３上に形成された入力保護用
バイポーラ型トランジスタ４０は、ＰＮＰ型トランジス
タであり、そのコレクタ領域（Ｐ型拡散層３５）が入力
配線３７に接続され、そのエミッタ領域（Ｐ型ウエル２
３）が電源電位（ＶDD）ノードに接続されている。尚、
２４は素子分離膜であり、３４，３６はＰ型ウエル２３
を電源電位（ＶDD）に接続するためのＰ型拡散層であ
る。
【００２８】ここで、本発明の特徴は、ＰＮＰ型トラン
ジスタ４０のベース領域を構成するＮ型拡散層３０が、
通常のＭＯＳトランジスタの製造工程におけるＰ型のソ
ース・ドレイン領域３２，３３のチャネル方向への拡散
を抑止すると共に、短チャネル効果の防止を図るための
Ｎ型のポケット領域２８，２９の形成工程と同一工程で
形成されていることである。そして、このような構成の
ＰＮＰ型トランジスタにおいても、一実施形態と同様に
ブレークダウン電圧の低いバイポーラ型入力保護回路を
提供することができる。
ジスタ４０のベース領域を構成するＮ型拡散層３０が、
通常のＭＯＳトランジスタの製造工程におけるＰ型のソ
ース・ドレイン領域３２，３３のチャネル方向への拡散
を抑止すると共に、短チャネル効果の防止を図るための
Ｎ型のポケット領域２８，２９の形成工程と同一工程で
形成されていることである。そして、このような構成の
ＰＮＰ型トランジスタにおいても、一実施形態と同様に
ブレークダウン電圧の低いバイポーラ型入力保護回路を
提供することができる。
【００２９】尚、本発明は半導体基板が、Ｎ型である
か、あるいはＰ型であるかに応じてＮＰＮ型あるいはＰ
ＮＰ型トランジスタ構造の入力保護回路を形成できるも
のであり、更に言えば、Ｎ型基板でＮＰＮ型トランジス
タ構造やＰ型基板でＰＮＰ型トランジスタ構造の入力保
護回路も形成できるものである。
か、あるいはＰ型であるかに応じてＮＰＮ型あるいはＰ
ＮＰ型トランジスタ構造の入力保護回路を形成できるも
のであり、更に言えば、Ｎ型基板でＮＰＮ型トランジス
タ構造やＰ型基板でＰＮＰ型トランジスタ構造の入力保
護回路も形成できるものである。
【００３０】
【発明の効果】本発明によれば、ＣＭＯＳプロセスに用
いられているソース・ドレイン領域のチャネル方向への
拡散を抑止すると共に、短チャネル効果の防止を図るた
めのポケット領域の形成工程を利用することで、大幅な
プロセス変更をすることなしに、ブレークダウン電圧の
低いバイポーラ型入力保護回路を形成することができ
る。
いられているソース・ドレイン領域のチャネル方向への
拡散を抑止すると共に、短チャネル効果の防止を図るた
めのポケット領域の形成工程を利用することで、大幅な
プロセス変更をすることなしに、ブレークダウン電圧の
低いバイポーラ型入力保護回路を形成することができ
る。
【００３１】また、本発明構造は、ゲート破壊電圧より
も耐圧が低いため、静電破壊に強く、更に、Ｐ型拡散層
でベース領域を構成したため、従来構成のＰ型ウエルか
ら成るベース領域に比べてベース幅を小さくでき、電流
増幅率が増加し、入力パッドに入力されたノイズ効率よ
く逃がすことができる。
も耐圧が低いため、静電破壊に強く、更に、Ｐ型拡散層
でベース領域を構成したため、従来構成のＰ型ウエルか
ら成るベース領域に比べてベース幅を小さくでき、電流
増幅率が増加し、入力パッドに入力されたノイズ効率よ
く逃がすことができる。
【図１】本発明の一実施形態の半導体集積回路の入力保
護回路を説明するための断面図である。
護回路を説明するための断面図である。
【図２】従来構成のＮＰＮ型トランジスタと本発明構成
のＮＰＮ型トランジスタにおけるブレークダウン電圧を
比較するための特性図である。
のＮＰＮ型トランジスタにおけるブレークダウン電圧を
比較するための特性図である。
【図３】本発明の一実施形態の半導体集積回路の入力保
護回路の製造方法を示す断面図である。
護回路の製造方法を示す断面図である。
【図４】本発明の一実施形態の半導体集積回路の入力保
護回路の製造方法を示す断面図である。
護回路の製造方法を示す断面図である。
【図５】本発明の一実施形態の半導体集積回路の入力保
護回路の製造方法を示す断面図である。
護回路の製造方法を示す断面図である。
【図６】本発明の他の実施形態の半導体集積回路の入力
保護回路の製造方法を示す断面図である。
保護回路の製造方法を示す断面図である。
【図７】従来の半導体集積回路の入力保護回路を説明す
る図である。
る図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/331 29/73 29/78 Ｆターム(参考） 5F003 BA97 BJ15 BN02 BP04 BP21 5F038 BH05 BH06 BH13 BH19 EZ12 EZ13 EZ16 EZ20 5F040 DA23 DB03 EF02 EK01 EM01 FB01 FC11 5F048 AA02 AC03 AC07 BA02 BC05 BC06 BE03 BG12 CA12 CC10 CC15 CC19 DA06 DA10 DA15 5F082 AA33 BA04 BA41 BC01 BC09 FA16
Claims (5)
- 【請求項１】 一導電型の半導体基板内に形成されエミ
ッタ領域を構成する逆導電型ウエルと、 前記逆導電型ウエル内に形成されベース領域を構成する
一導電型拡散層と、 前記一導電型拡散層内に形成されコレクタ領域を構成す
る逆導電型拡散層とを有する半導体集積回路の入力保護
回路。 - 【請求項２】 前記コレクタ領域下の前記ベース領域
幅が、およそ０．２μｍ乃至０．３μｍ程度であること
を特徴とする半導体集積回路の入力保護回路。 - 【請求項３】 一導電型の半導体基板内にエミッタ領
域を構成する逆導電型ウエルを形成する工程と、 前記逆導電型ウエル内にベース領域を構成する一導電型
拡散層を形成する工程と、 前記一導電型拡散層内にコレクタ領域を構成する逆導電
型拡散層を形成する工程とを有する半導体集積回路の入
力保護回路の製造方法。 - 【請求項４】 ＭＯＳ型トランジスタとバイポーラ型
入力保護回路とを合わせ込み形成する半導体集積回路の
入力保護回路の製造方法において、 一導電型の半導体基板内のバイポーラ型入力保護回路形
成領域上に逆導電型ウエル（エミッタ領域）を形成する
と共にＭＯＳ型トランジスタ形成領域上に一導電型ウエ
ルを形成する工程と、 前記一導電型ウエル上にゲート絶縁膜を介してゲート電
極を形成する工程と、 前記一導電型ウエル上に形成したゲート電極の両側及び
前記逆導電型ウエル上に形成するベース領域形成領域上
に開口を有するレジスト膜をマスクにして一導電型不純
物をイオン注入して一導電型ウエル内のゲート電極下の
両側に一導電型のポケット領域を形成すると共に逆導電
型ウエル内にベース領域を構成する一導電型拡散層を形
成する工程と、 前記逆導電型ウエル上に形成した一導電型拡散層（ベー
ス領域）上にこの拡散層よりも狭い開口を有するレジス
ト膜をマスクにして逆導電型不純物をイオン注入して前
記ゲート電極に隣接するように逆導電型のソース・ドレ
イン領域を形成し、逆導電型ウエル内の一導電型拡散層
内にコレクタ領域を構成する逆導電型拡散層を形成する
と共に逆導電型ウエルを所定電位に接続するための逆導
電型拡散層を形成する工程とを有する半導体集積回路の
入力保護回路の製造方法。 - 【請求項５】 ＭＯＳ型トランジスタとバイポーラ型
入力保護回路とを合わせ込み形成する半導体集積回路の
入力保護回路の製造方法において、 一導電型の半導体基板内のバイポーラ型入力保護回路形
成領域上に一導電型ウエル（エミッタ領域）を形成する
と共にＭＯＳ型トランジスタ形成領域上に逆導電型ウエ
ルを形成する工程と、 前記逆導電型ウエル上にゲート絶縁膜を介してゲート電
極を形成する工程と、 前記逆導電型ウエル上に形成したゲート電極の両側及び
前記一導電型ウエル上に形成するベース領域形成領域上
に開口を有するレジスト膜をマスクにして逆導電型不純
物をイオン注入して逆導電型ウエル内のゲート電極下の
両側に逆導電型のポケット領域を形成すると共に一導電
型ウエル内にベース領域を構成する逆導電型拡散層を形
成する工程と、 前記一導電型ウエル上に形成した逆導電型拡散層（ベー
ス領域）上にこの拡散層よりも狭い開口を有するレジス
ト膜をマスクにして一導電型不純物をイオン注入して前
記ゲート電極に隣接するように一導電型のソース・ドレ
イン領域を形成し、一導電型ウエル内の逆導電型拡散層
内にコレクタ領域を構成する一導電型拡散層を形成する
と共に一導電型ウエルを所定電位に接続するための一導
電型拡散層を形成する工程とを有する半導体集積回路の
入力保護回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11072350A JP2000269439A (ja) | 1999-03-17 | 1999-03-17 | 半導体集積回路の入力保護回路とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11072350A JP2000269439A (ja) | 1999-03-17 | 1999-03-17 | 半導体集積回路の入力保護回路とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000269439A true JP2000269439A (ja) | 2000-09-29 |
Family
ID=13486784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11072350A Pending JP2000269439A (ja) | 1999-03-17 | 1999-03-17 | 半導体集積回路の入力保護回路とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000269439A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009253059A (ja) * | 2008-04-08 | 2009-10-29 | Sanyo Electric Co Ltd | 半導体装置 |
| JPWO2012077581A1 (ja) * | 2010-12-06 | 2014-05-19 | 富士電機株式会社 | 半導体装置 |
-
1999
- 1999-03-17 JP JP11072350A patent/JP2000269439A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009253059A (ja) * | 2008-04-08 | 2009-10-29 | Sanyo Electric Co Ltd | 半導体装置 |
| JPWO2012077581A1 (ja) * | 2010-12-06 | 2014-05-19 | 富士電機株式会社 | 半導体装置 |
| JP5708660B2 (ja) * | 2010-12-06 | 2015-04-30 | 富士電機株式会社 | 半導体装置 |
| US9048278B2 (en) | 2010-12-06 | 2015-06-02 | Fuji Electric Co., Ltd. | Semiconductor device |
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|---|---|---|---|
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